特許ギャラリー（判定UI）

US20230422520A1 ★★★ 全文

3次元メモリデバイスおよびその製造方法

YMTC 2023-12-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3次元メモリデバイスおよびその製造方法

課題平面メモリセルの密度制限とそれに伴うプロセス技術の難しさとコスト増加。

解決手段異なる種類の貫通スタック構造を分離するためのスリット構造を形成し、異なるレベルに配置された周辺回路を備えた2つの半導体構造を接合すること。

新規性従来は平面メモリセルを使用していたが、本発明では3次元メモリアーキテクチャを採用し、異なる種類の貫通スタック構造を分離するスリット構造を形成している。

クレーム範囲2つの半導体構造を接合して形成される3次元メモリデバイス。1つ目の半導体構造には異なる種類の貫通スタック構造とそれを分離するスリット構造が含まれ、2つ目の半導体構造には異なるレベルに配置された周辺回路が含まれる。

US20240260472A1 ★★★ 全文

スイッチング可能な不揮発性焦電デバイス

Namlab Ggmbh 2024-08-01 Ferroelectric

主担当: Dryエッチ Dryエッチ成膜熱処理Litho

何の発明か電気的にスイッチング可能な非揮発性焦電デバイス

課題従来の焦電デバイスでは、温度依存的な相転移により不揮発性を達成することが困難であり、また、パラエレクトリック相からフェロエレクトリック相への相転移は不可逆である。

解決手段バンドギャップ材料と双極性ヒステリシスループ（DHL）を持つ電極間のキャパシタ構造を用いることで、非揮発的な焦電状態（オン・オフ）を電気的に制御できる。

新規性従来は温度依存的な相転移により不揮発性を達成していたが、本発明では異なる仕事関数を持つ電極間の内蔵電界を用いることで、非揮発性焦電状態を電気的に制御できる。

クレーム範囲ピロエレクトリックデバイスにおいて、電圧を適用できる第一電極と第二電極とを有し、その電圧が0Vの状態ではピロエレクトリックデバイス内に外部電場がないようにする層があるもの。

重要度の理由双極性ヒステリシスループ、バンドギャップ材料、非揮発性

US20230029955A1 ★★★ 全文

接触抵抗を低減したトランジスタ構造およびその形成方法

TSMC 2023-02-02 Other

主担当: 成膜成膜

何の発明かトランジスタ構造とその形成方法

課題従来のトランジスタ構造では、ソース電極やドレイン電極と活性層間の接触抵抗が高かった。

解決手段本発明では、ソース電極とドレイン電極間に水素リッチ材料層を設け、接触抵抗を低減している。

新規性従来は直接接続か、または介在物が存在した。本発明では、水素リッチ材料層を使用することで接触抵抗を大幅に低下させている。

クレーム範囲ソース電極とドレイン電極間に水素リッチ材料層を持つトランジスタ構造とその形成方法が保護対象である。

重要度の理由接触抵抗、水素リッチ材料

US20250357296A1 ★★★ 全文

共通接地を有するサブストラート透過ビアとサブストラート背面導体を持つ capacitor 内蔵 Passive デバイスおよびその形成方法

TSMC Interposer/Pkg

主担当: Dryエッチ DryエッチLitho

何の発明か基板内に深 trenches コンデンサを形成し、その両端に電気接続された TSV を有する集積受動デバイスとその製造方法。

課題従来の半導体パッケージでは、小型化と高密度化が難しかった。

解決手段深溝（ディープトレンチ）コンデンサ内蔵の IPD で共通接地を提供し、TSV を用いて背面から電気接続することで、小型化と高密度化を実現。

新規性従来は表面に配置されたコンデンサ。本発明では基板内に深 trenches コンデンサを形成し、その両端に TSV を設けた。

クレーム範囲[原文] 1. An integrated passive device, comprising: a substrate; a deep trench capacitor formed within the substrate; electrical interconnect structures formed on a first side of the substrate and electrically connected to the deep trench capacitor; and an electrically conducting through-substrate-via form

重要度の理由深溝（ディープトレンチ）コンデンサ, TSV, IPD

US20260123528A1 ★★★ 全文

半導体パッケージ、半導体構造、およびその製造方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体パッケージの製造方法

課題半導体ダイのワafferレベルでの信頼性確保

解決手段メモリダイとダミーダイを配置し、その周囲に成形層を形成することで、ダイ間の寸法整合性を確保。

新規性従来は単一の半導体ダイのみ。本発明では、メモリダイとダミーダイを配置し、その周りに成形層を形成する。

クレーム範囲半導体パッケージにおいて、基板構造、第1半導体ダイと複数の第2半導体ダイが基板構造に上方から配置され電気的に接続されており、これらの複数の第2半導体ダイは第1半導体ダイの横方向に隣接している。

重要度の理由半導体パッケージ, 成形層, メモリダイ

US20260090444A1 ★★★ 全文

ローカルシリコンインターポーザーダイに金属ビアを有し、障壁構造を有し形成方法について

TSMC Interposer/Pkg

主担当: Bonding BondingMetal熱処理Litho

何の発明か金属ビアを有するローカルシリコンインターポーザーダイに障壁構造を形成する方法

課題銅ビアが研磨テープと接触することで、銅マイグレーション、銅線生成、銅損失による信頼性低下のリスクがある。

解決手段コンフォーマルクラッド層をビア側面に形成し、ビア表面を露出させる方法で、信頼性問題を解決する。

新規性従来は直接接触させたが、本発明ではクラッド層を介して接続することで、銅マイグレーションや線生成のリスクを軽減。

クレーム範囲ビア側面に形成されたコンフォーマルクラッド層と、その上部に露出したビア表面を利用して別の接続を行う構造。

重要度の理由copper migration, copper wire growth, copper loss

US20260090468A1 ★★★ 全文

電子部品の組み立ておよびその製造方法

TSMC Other

主担当: 熱処理熱処理

何の発明か電子アセンブリの組み立て方法

課題データセンター内の電子部品の冷却効率を向上させる。

解決手段熱生成デバイスと流体攪拌装置を重ねて配置し、熱の効果的な除去を実現。

新規性従来は単独で設置される熱生成デバイスと流体攪拌装置を重ねて配置。これにより冷却効率が向上。

クレーム範囲電子部品の製造方法において、基板上に配置し電気的に接続した熱発生装置と、その上に複数の支承体を形成して熱発生装置を取り巻く工程を含む。

重要度の理由Cooling, heat generating device, fluid-agitating device

US20260082668A1 ★★★ 全文

ナノシート構造における高アスペクト比シート間隔のギャップフィル Approach

TSMC Other

主担当: 成膜成膜Litho

何の発明かナノシート構造における高アスペクト比シート間隔のギャップフィル

課題半導体デバイスの微細化に伴う、高アスペクト比のナノシート間隔を埋める方法の改善。

解決手段異なる種類のナノシートを交互に配置し、一部のワークファンクション金属層を酸化してギャップを形成し、その後再び金属層を形成することで、高アスペクト比のシート間隙を埋める。

新規性従来は単一のワークファンクション金属層を使用。本発明では、一部酸化させることでギャップを作り、さらにそのギャップを埋める。

クレーム範囲異なる種類のナノシート間隔を埋める方法として、ワークファンクション金属層の部分酸化と再形成を行う工程が含まれる。

重要度の理由高アスペクト比シート間隔のギャップフィル

US20260053004A1 ★★★ 全文

Sacrificial層除去を用いた新しいインターポーザー形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザー形成方法

課題従来の2次元的な積層構造ではチップ直接接合が困難なため、3Dパッケージ化が必要。

解決手段 Sacrificial層を用いたダイ間隔とTSV形成により、精密なダイ間接続を実現。

新規性従来はダイ間隔とTSV形成を別工程で行う必要があったが、本発明では同時に進行可能。さらに、Sacrificial層の除去工程により簡便化。

クレーム範囲半導体ウェーハを積層する方法で、第一基板と第二基板と Sacrificial Layer を挟んで配置したウェーハ構造を形成し、その第二基板にはダイ領域と間隔領域がある。

重要度の理由背景技術・解決手段・独立クレームに登場

US20260059731A1 ★★★ 全文

STIハードマスクを用いたSRAM最適化とその形成方法

TSMC Other

主担当: 熱処理熱処理Litho

何の発明かSRAMセルとその形成方法

課題SRAMセルの高速化と低消費電力化が難しくなっている。

解決手段ハードマスクをpass-gateトランジスタに近接して形成し、pull-up/pull-downトランジスタには形成しない。

新規性従来はpass-gateトランジスタとpull-up/pull-downトランジスタ両方にハードマスクを形成していたが、本発明では特定のトランジスタのみに形成することで改善。

クレーム範囲半導体素体内に浅い溝隔離-regionを形成し、その両側に浅い溝隔離-regionより高い第1の突出-finと第2の突出-finを形成し、浅い溝隔離-region上にハードマスクを形成する方法が含まれる。

重要度の理由SRAM, shallow trench isolation, hard mask

US20260123466A1 ★★★ 全文

コパッケージド光デバイスおよび製造方法

TSMC Other

主担当: 熱処理熱処理

何の発明かコパッケージド光デバイスの製造方法と構造

課題従来は、長距離信号伝送用の光学ファイバーと短距離信号伝送用の電気回路を組み合わせた装置が必要であり、その統合が困難だった。

解決手段再配線層インターポーザ基板上にパッケージ部品やメモリ部品を接合し、フォトニクスチップを接合することで、光学と電気の信号伝送を統合する。

新規性従来は単独で使用される光学デバイスと電子デバイスを統合したコパッケージド構造が提案され、光学デバイスと電子デバイス間の相互接続が容易になった。

クレーム範囲半導体パッケージング方法において、 redistribution層インターポーザ基板の上表面に配線部品またはメモリ部品を接合し、その後、 Redistribution層インターポーザ基板をパッケージ基板に接合して型材を取り除く工程を含む。

US20260101537A1 ★★★ 全文

ソース/ドRAIN電流を向上させたトランジスタ構造及其の製造方法

TSMC Other

主担当: 成膜成膜熱処理Litho

何の発明かトランジスタ構造及其の製造方法

課題FinFETやGAA-FETのような多gate FET技術では、ドRAIN電流の向上と短距離効果の軽減が課題となっている。

解決手段交替積層のfin構造を形成し、その間隙に誘電体インターポーザ層を埋め込むことで、ドRAIN電流を向上させつつ短距離効果を軽減する。

新規性従来はfin構造と同時に源/漏電極領域を形成せず、後工程で独立に形成し、その後に誘電体インターポーザ層を埋め込む。本発明ではfin構造の間隙に直接誘電体インターポーザ層を形成することで、プロセス単純化と効率化を達成。

クレーム範囲fin構造の間隙に誘電体インターポーザ層を埋め込む工程を含む半導体装置の製造方法。これによりドRAIN電流が向上し、短距離効果が軽減される。

重要度の理由gate-all-around FET, fin 構造, 誘電体インターポーザー層

US20260026391A1 ★★★ 全文

半導体パッケージング方法として、抑制された銅出流ewith形成接合接点を含む

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か半導体ウェーハやチップ間の接合方法

課題半導体ウェーハやチップの堆積層構造において、銅出流を抑制する必要がある。

解決手段接合パッド金属表面に銅拡散抑制コーティングを形成し、その後接合することで銅出流を抑制する。

新規性従来は直接接合。本発明では、接合前に関連する接合面に銅拡散抑制コーティングを施す。

クレーム範囲Semiconductorワafferやチップ、またはインターポーザーを接合する半導体パッケージング方法において、まず第1の接合pad金属層を形成し、その表面に第1の接合pad金属面を設ける工程が含まれる。

US20260096132A1 ★★★ 全文

半導体デバイス用の自己保護型絶縁体と背面接点具备構造および方法

TSMC Other

主担当: Litho Litho

何の発明か半導体デバイス用の自己保護型絶縁体と背面接点具备構造および方法

課題バック側接触がS/Dフィーチャーにずれたり、ゲート電極に着地したりしてショートする問題。

解決手段異なる材料で交互に配置された半導体層を用いたスタックの形成と、ソース/ドレイン領域の凹ませて形成的したギャップ内に誘電体インターポーザを形成し、その上部から下部へのエッチングによりギャップを拡大する方法。

新規性従来は直接接触して形成されていたソース/ドレイン領域とゲート電極の間の絶縁体が、本発明では凹ませたギャップ内に誘電体インターポーザを形成することで、より精密な接続が可能となった。

クレーム範囲異なる材料で交互に配置された半導体層からなるスタックの上部から下部へのエッチングにより形成される第二のギャップ内にインナースペーサを形成する方法。

重要度の理由backside contacts, overlay shift, S/D features, gate 電極s, short issues

US20260079309A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスの製造方法

課題光ファイバとエッジカプラ間での光信号伝送を改善する。

解決手段メタサーフェスを使用して光信号をエッジカプラに導く。メタ原子が分散したメタサーフェスを光学インターポーザ内に配置し、エッジカプラと対位させる。

新規性従来は直接的な接続方法を使用していたが、本発明ではメタサーフェスを利用することで光信号の効率的な伝送を実現する。

クレーム範囲光学デバイスの製造方法として、光間隔板上にメタサーフェースを配置する工程と、光間隔板内のエッジコプラーに対准させる工程を含む方法。

重要度の理由メタサーフェス, 光学インターポーザ, エッジカプラ

US20260032977A1 ★★★ 全文

半導体構造およびその形成方法

TSMC Other

主担当: 設計設計

何の発明かフィン状構造とゲート構造を形成する方法

課題従来の半導体製造プロセスでは、ゲートとチャネル層の正確な配置が難しく、短絡や漏電などの問題が生じることがあった。

解決手段フィン状構造を形成し、その上にダミーゲートを設置してから、特定の工程でゲートとチャネル層の間隔を調整することで、より精密なゲート配置を実現する。

新規性従来はゲートとチャネル層の間隔を直接形成する方法を使用していたが、本発明ではダミーゲートを使用し、その後に特定の工程で間隔を調整することで精度を向上させた。

クレーム範囲フィン状構造とゲート構造を形成するための一連の工程を保護しており、特にダミーゲートを使用してから特定の工程で間隔を調整することにより精密なゲート配置を実現している。

US20250372527A1 ★★★ 全文

半導体モジュールに含まれるアクティブローカルシーブラインク接続(LSIダイ)およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かアクティブローカルシリコンインターコネクト(LSI)ダイを含む半導体モジュールとその形成方法

課題高帯域幅メモリ(HBM)のメモリバス幅が広く、効率的なデータ転送が必要。

解決手段アクティブLSIダイを使用し、複数のDRAMダイを垂直に接続して高速かつ効率的にデータを転送。

新規性従来は金属層を使用していたが、本発明では上部再配線層(RDL)構造とアクティブLSIダイを使用し、より高度な接続を実現。

クレーム範囲半導体モジュールにはインターポーザとその上に配置されたLSIダイ、第1ダイ、および複数の第2ダイが含まれる。これらのダイはLSIダイを通じて接続される。

重要度の理由半導体モジュール、アクティブローカルシリコンインターコネクト、再配線層

US20260026081A1 ★★★ 全文

ハードマスク保護付き隔離構造

TSMC Other

主担当: CMP CMP成膜Litho

何の発明か隔離構造とハードマスクの形成方法

課題浅い溝分離構造(STI)が製造プロセス中で損傷され、フィンの側面に露出したドープ部分を保護できない問題。

解決手段半導体スタック上にSTI構造を作成し、その上にハードマスク層を形成して保護する方法。さらに、硬質マスクの上部と底部を異なるプロセスで平坦化することで、フィンの側面に沿った均一な保護膜を形成。

新規性従来はSTI構造が損傷しやすく、その上にハードマスクを直接堆積する方法では保護不足。本発明ではSTIと異なる材料で硬質マスクを作成し、それぞれの部分を独立して平坦化することで効果的に保護。

クレーム範囲STI構造の周りに形成されたハードマスク構造で、上部と底部が異なるプロセスで平坦化され、フィンの側面に沿った均一な保護膜を形成する方法。

重要度の理由浅い溝分離構造(STI)と硬質マスクの形成

US20260026378A1 ★★★ 全文

半導体構造および形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体構造とその形成方法

課題従来の半導体パッケージングでは、小型化と高密度集積が難しくなっていた。

解決手段新しいインターポーザ構造とダイ接合法により、より小さなサイズで高い集積度を実現した。

新規性従来は複数のエッチング停止層を使用していたが、本発明では単一のESLと誘電体層のみを使用することで簡略化し、製造効率を向上させた。

クレーム範囲独立クレーム1は、インターポーザに再配線構造、エッチング停止層、ダイ接合部などを含む半導体構造を保護している。

重要度の理由passivation film, via, bonding pad

US20250349794A1 ★★★ 全文

パッケージ組立及其方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かパッケージアセンブリの形成方法

課題従来のパッケージアセンブリでは、製造工程が複雑でコストが高い問題があった。

解決手段傾斜金属層を含むダイとインターポーザ構造を使用し、光ビームの反射による光学機能を実現する。

新規性従来は直交配置の金属層を使用していたが、本発明では傾斜金属層を使用することで、より効率的な光学反射を達成した。

クレーム範囲パッケージアセンブリの形成方法は、対向する第1傾斜金属層と第2傾斜金属層を含むインターポーザ構造を提供し、その上に第1ダイを提供することを包含する。第1ダイには、第1素子基板と、第1絶縁層内に埋め込まれた第3傾斜金属層が含まれる。

US20250334741A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスの製造方法

課題長距離と短距離信号伝送を組み合わせた装置の形成

解決手段保護層を形成し、その上に光学インターポーザと半導体ダイを配置して封止する。その後、一部の封止材を取り除き、保護層を露出させる。

新規性従来は直接接触で形成されていた構造が、本発明では封止材により間隔を設けて形成される。

クレーム範囲光学デバイスの製造方法において、保護層を支持基板、第1半導体ダイ、および光学インターポーザーに形成し、接着剤で第2半導体ダイと光学インターポーザーを封止した後、接着剤を取り除く工程を含む。

重要度の理由光学デバイスと製造方法

US20250321375A1 ★★★ 全文

光学伝送構造を使用したダイ間通信を含む積層回路

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かICデバイスとその製造方法

課題SoCシステムでは、高周波信号伝送時の電力消費と信号劣化が問題となる。

解決手段複数のダイに光導波構造を設け、これらを誘電体構造内で光学的に接続することで、電力消費と信号劣化を軽減する。

新規性従来は電子回路で信号伝送を行っていたが、本発明では光導波構造を使用し、ダイ間の通信を改善している。

クレーム範囲半導体装置であって、基板構造、その基板構造に隣接する絶縁構造、これらに配置された複数のダイから成るもので、これらのダイには、第1ダイが第1光波導構造を有し、また第2ダイがある。

US20250385125A1 ★★★ 全文

インサートionとインターポーザー形成におけるSTI保護層の形成及びその構造

TSMC Other

主担当: Litho Litho

何の発明か浅いトレンチ分離領域とゲート周り全周型トランジスタの形成方法

課題半導体デバイスの微細化に伴う浅いトレンチ分離保護層の形成問題。

解決手段突出フィン上に浅いトレンチ分離領域とダミーゲートスタックを形成し、保護層を形成してから、犠牲層を除去して使い捨てインターポーザを形成する。

新規性従来は浅いトレンチ分離領域上に直接ゲートスタックを形成。本発明では、ダミーゲートスタックと保護層の間に空間を作り、その空間に使い捨てインターポーザを形成する。

クレーム範囲浅い溝隔離-regionをプローッジュング-finの側に形成し、そのプローッジュング-finには第1半導体ナノ構造体と第2半導体ナノ構造体が含まれる; ドミーゲートスタックを形成するためのダイエリクティック層を浅い溝隔離-regionに形成する方法。

重要度の理由浅いトレンチ分離保護層、ダミーゲートスタック、使い捨てインターポーザ

US20250316624A1 ★★★ 全文

半導体パッケージおよびその製造方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体チップを積層したパッケージとその製造方法

課題従来の半導体技術では、小型化と高速化が難しくなっていた。

解決手段誘電体側壁と垂直ビアを使用し、チップ間の接続を改善。複数のハイブリッドボンディングを使用して効率的な組み立てを行う。

新規性従来は直接接触するか、または中間層が存在したが、本発明では誘電体側壁と垂直ビアを用いることで、より高度な積層技術を実現。

クレーム範囲半導体パッケージにおいて、基板とし役を果たすインターポーザーと、その上に配置された第1半導体チップと、対向する第1表面と第2表面を持つ第1半導体チップと、さらにその上に配置された第2半導体チップとが含まれる。第2半導体チップは、対向するトップ表面と-bottom surfaceを持つ。

重要度の理由半導体パッケージ, チップ積層, ハイブリッドボンディング

US20250374631A1 ★★★ 全文

半導体デバイス用インターポーザーとポストクリーンプロセスの構造および方法

TSMC Other

主担当: Wet Wet成膜

何の発明か半導体デバイス用インターポーザーとポストクリーンプロセス

課題GAAトランジスタの製造において、従来の方法が遭遇するギャップ形成や清掃工程の問題。

解決手段異なる材料で構成されたインターポーザーを形成し、そのポストクリーンプロセスにより高品質な半導体デバイスを実現。

新規性従来は単一材料を使用したインターポーザー。本発明では異なる材料を使用して形成し、清掃工程も異なる化学溶液を使用。

クレーム範囲異なる材料で構成されたインターポーザーを形成する方法とそのポストクリーンプロセス。

重要度の理由GAAトランジスタ, インターポーザー, 清掃工程

US20250380457A1 ★★★ 全文

半導体構造形成方法

TSMC Other

主担当: 成膜成膜

何の発明かトランジスタのチャネル間の構造形成方法

課題半導体チップの微細化と機能密度の向上による製造プロセスの複雑化

解決手段ゲートオールアラウンドトランジスタの積層されたチャネル間に犠牲半導体ナノ構造と誘電体インターポーザを形成し、内側スペーサーを配置する。

新規性従来は単一チャネル間の構造。本発明では積層された2つのチャネル間に複数の構造要素を配置。

クレーム範囲トランジスタのチャネル間で、犠牲半導体ナノ構造と誘電体インターポーザ、そして内側スペーサーを形成する方法。

重要度の理由半導体チップの微細化と機能密度

US20250366155A1 ★★★ 全文

STI損失を減らす保護層およびその形成方法

TSMC Other

主担当: Litho Litho

何の発明かGAAトランジスタの形成方法

課題最小フィーチャーサイズの縮小に伴うSTI損失の問題を解決する。

解決手段DOIプロセスを使用し、突出したフィン内の空間を作り出すことでSTI損失を減らす。

新規性従来はダミーゲートスタックと使い捨てインターポーザを使用。本発明ではハードマスクを利用することでより効率的なプロセスを行う。

クレーム範囲浅い溝隔離-regionをプローチ_finの側に形成し、該プローチ_finには第1半導体ナノ構造体と第2半導体ナノ構造体が含まれる。その後、硬マスクを浅い溝隔離-regionに形成し、仮ゲートスタックを形成する方法である。

US20250300053A1 ★★★ 全文

半導体ダイ Having 电气隔离层和制造相同产品的方法

TSMC Interposer/Pkg

主担当: CMP CMPLitho

何の発明か半導体ダイとその製造方法

課題従来の半導体ダイでは、チップ間の電気的隔離が不十分で、ダイの小型化や高密度化に制約があった。

解決手段本発明は、シリコン基板内に形成されたTSVとその周囲を誘電体絶縁層で覆うことにより、チップ間の電気的隔離を改善し、ダイの小型化や高密度化を実現した。

新規性従来はシリコン基板上に直接TSVを形成し、その表面全体を覆うような構造だったが、本発明ではTSVの突出部だけを覆わず、接触面は露出させることで電気的隔離と接続を両立した。

クレーム範囲半導体ダイには、シリコン基板に形成されたTSVがあり、その周囲は誘電体絶縁層で覆われている。この構造により、チップ間の電気的隔離が改善され、小型化や高密度化が可能となった。

重要度の理由半導体ダイ, TSV, 誘電体絶縁層

US20250359246A1 ★★★ 全文

インサートionとインターポーザー形成におけるSTI保護層の形成及びその構造

TSMC Other

主担当: Litho Litho

何の発明か浅いトレンチ隔離領域と突出フィン上のゲート全周型トランジスタを形成する方法

課題半導体デバイスの微細化に伴う浅いトレンチ隔離領域保護層の形成問題。

解決手段ドーピングプロセスで浅いトレンチ隔離領域上部に保護層を形成し、ゲート全周型トランジスタを形成する方法。 Sacrificial 層を除去してスペースを作り、そのスペースに disposable インターポーザーを形成する。

新規性従来は浅いトレンチ隔離領域の上部にドーピングプロセスで保護層を形成し、ゲート全周型トランジスタを形成。本発明では Sacrificial 層の除去と disposable インターポーザーの形成により、より効率的な製造工程が可能。

クレーム範囲突出フィン上の浅いトレンチ隔離領域の上部に保護層を形成し、ゲート全周型トランジスタを形成する方法。 Sacrificial 層を除去してスペースを作り、そのスペースに disposable インターポーザーを形成し、ダミーゲートスタックを除去して交換ゲートスタックを形成。

重要度の理由浅いトレンチ隔離領域、突出フィン、ゲート全周型トランジスタ

US20250355203A1 ★★★ 全文

共包装光学ファイバー取り付けユニットおよび製造方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か光学エンジンとファイバーマウントユニットをチップパッケージに組み込む方法

課題小型化と高性能化が進む半導体デバイスにおける熱管理の難しさ

解決手段電気集積回路ダイと光集積回路ダイを垂直に積み重ねた光学エンジンと、その近くに配置されたファイバーマウントユニットにより、光ファイバーが正確に位置合わせされる。

新規性従来は水平配置のエッジカプラを使用。本発明では垂直配置のエッジカプラを用いることで、ヒートスプレッダーのスペース確保と電気損失低減が可能となった。

クレーム範囲半導体パッケージにおいて、基板の一方の面に光学エンジンを接合し、該基板はダイレクトシートまたはシリコンインターポーザーから成る。この光学エンジンには電気積み重ね型回路チップが含まれる。

重要度の理由chip package, optical engine, fiber mounting unit, vertical stacking

US20250285999A1 ★★★ 全文

インターポーザーモジュールに等電位パッドを含むもの、そのインターポーザーモジュールを含むパッケージ構造およびそれを作成する方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明かインターポーザモジュールに等電位パッドを設置する

課題異なる点間の電圧差による電気ショックや不快感を防ぐための均一な電位分布を確保すること。

解決手段半導体ダイ上に等電位パッドとパッシベーション層を設け、インターポーザとの接続構造を形成することで電流密度の高い状況でも均一な電位分布を実現する。

新規性従来は複数のハイブリッドピッチマイクロボムを使用していたが、本発明ではユニピッチマイクロボムを使用することで課題を解決している。

クレーム範囲インターポーザモジュールには半導体ダイとインターポーザが設置され、その間に等電位パッドと接続構造が存在し、パッシベーション層はこれらの間にある。

重要度の理由インターポーザモジュール, 等電位パッド, 接続構造

US20250060534A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスの製造方法

課題従来は長距離信号伝送に光ファイバーを使用し、短距離では電気信号を使用するが、両者を統合した装置の製造が難しかった。

解決手段共振リングダイとインターポーザサブストラートとの接合により、光学デバイスと電子デバイスを統合したパッケージング方法を開発した。

新規性従来は単独の光学または電子デバイスを使用していたが、本発明では共振リングダイとインターポーザサブストラートとの接合により、両者の統合を実現した。

クレーム範囲光学デバイスの製造方法として、環状共振子ダイを形成し、そのダイをインターポーザ基板に接合し、さらに第一の光学パッケージをインターポーザ基板に接合する方法。

重要度の理由光学デバイスとインターポーザサブストラートとの統合

US20250216600A1 ★★★ 全文

統合光学チップパッケージ装置の形成方法および同方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か光学ダイとレーザーダイを金属対金属接合して形成した統合パッケージ

課題半導体装置内の光学部品間の正確な位置合わせが困難である。

解決手段金属対金属接合を使用し、光学ダイとレーザーダイをインターポーザーに接合して位置合わせを行い、結合導波路を光学的に位置合わせする。

新規性従来は直接接触または間隔のある接合が多かった。本発明では金属対金属接合を使用し、正確な位置合わせを実現している。

クレーム範囲半導体パッケージにおいて、光デバイスにフォトニック集積回路（PIC）、電子集積回路（EIC）および複数の第1コプルウェーブガイドを有し、レーザーデバイスにレーザーダイオードと複数の第2コプルウェーブガイドを有するもの。

重要度の理由metal-to-metal bonding, optical alignment

US20250208347A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か光学デバイスの製造方法

課題従来は長距離信号伝送に光ファイバーを使用し、短距離では電気回路を用いて信号処理を行うが、両者間の統合が難しかった。

解決手段ガラスコアとメタル化層を用いたインターポーザ上に光学パッケージを埋め込み、その両側にメタル化層を形成することで、光信号と電気信号の相互変換と処理を行う装置を作成する。

新規性従来は単一の基板上に光学パッケージのみを配置していたが、本発明ではガラスコアとメタル化層を使用して複数の光学パッケージを埋め込む方法を提案する。

クレーム範囲ガラスコアとメタル化層を用いて光学パッケージを埋め込み、その両側にさらにメタル化層を形成することにより、光信号と電気信号の相互変換と処理を行う装置を作成する。

US20250212688A1 ★★★ 全文

熱構造を有する半導体パッケージ

TSMC Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か熱電部品を有する半導体パッケージの形成方法

課題半導体ダイの小型化に伴う熱放散問題

解決手段熱電生成器と熱電冷却器を使用して、高消費電力ダイからの廃熱を利用し、他のダイを冷却する

新規性従来はダイ間接続に直接接触が多用されていた。本発明では非接触構造も可能にした。

クレーム範囲半導体の製造方法において、まず1枚目のダイ上に第1熱電コンポーネントを形成し、2枚目のダイ上に第2熱電コンポーネントを形成した後、両ダイをインタポーザーに接続して電気的にcoupleする。

重要度の理由半導体ダイとインターポーザ間の熱電部品接続

US20250251555A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光デバイスおよび製造方法

課題従来は光学と電子学を組み合わせた装置が長距離信号伝送と短距離処理に使用されており、その統合が難しかった。

解決手段光ニューラルネットワークを含む光集積回路の形成、半導体デバイスの接合と電気的な接続により、光学と電子学の統合された装置を製造する。

新規性従来は単独の光集積回路と電子デバイスを使用していたが、本発明ではこれらを統合し、メモリデバイスやシステムオンチップデバイスとの接続も可能にした。

クレーム範囲光学デバイスの製造方法を含む方法において、フォトニック統合回路と光子ニューラルネットワークを形成し、第1半導体装置を第1フォトニック統合回路上に接合し、さらに電気的に接続する工程を含む。

重要度の理由光集積回路, 光ニューラルネットワーク, 半導体デバイス

US20250244527A1 ★★★ 全文

光学リンク搭載整合型メモリデバイス

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光学リンク搭載整合型メモリデバイスの構造を提供する。

課題従来のメモリマクロは、多くのI/Oポートが必要で、これによりメモリ容量の拡張が困難となる。

解決手段光インターポーザとチップスタックを用いた光学相互接続により、多くのI/Oポートを必要としない整合型メモリデバイスを実現する。

新規性従来は直接的な物理接続が必要だったが、本発明では光波導路を通じた非接触接続が可能となる。

クレーム範囲半導体構造において、光間隔板に光波导管を有し、その上に複数のチップスタックが配置され、各チップスタックには第1光子ICチップとその上に配置されたメモリチップが含まれる。

重要度の理由光波導路、チップスタック、光学相互接続

US20250254920A1 ★★★ 全文

ナノ構造素子及び高-k絶縁膜面積を減らした関連方法

TSMC Other

主担当: 設計設計

何の発明かナノ構造チャネルとゲート誘電体を用いた半導体デバイスの製造方法

課題半導体ICの微細化に伴うプロセス複雑性の増大とコスト上昇

解決手段ナノ構造チャネルとゲート誘電体を用いた高度な制御により、ゲート誘電体の面積を削減し、製造効率を向上。

新規性従来はゲート誘電体全体を形成後、その一部を除去する。本発明では、ナノ構造チャネルに近接する部分のみを除去することで、面積削減を実現。

クレーム範囲ナノ構造チャネルとゲート誘電体の側面からゲート誘電体の一部を除去し、その上にゲート金属層を形成する方法。

重要度の理由半導体ICの微細化と製造効率

US20250239579A1 ★★★ 全文

インターポーザーダイスを含む半導体パッケージ構造

TSMC Interposer/Pkg

主担当: Bonding BondingMetal

何の発明かインターポーザとチップレットを用いた半導体装置

課題電子デバイスの小型化と高度な機能集約化のための効果的なパッケージング技術の不足

解決手段インターポーザに直接接合されたチップレットと、その隣接するインターポーザダイを用いた構造により、高度な機能集約化と小型化を達成。

新規性従来は単一の基板上にチップレットを配置。本発明では、インターポーザを使用してチップレットとインターポーザダイを直接接合し、さらにメモリパッケージを接合することで、より高度な集約化と小型化を実現。

クレーム範囲インターポーザに直接接合されたチップレットと、その隣接するインターポーザダイの上にメモリパッケージを接合した半導体装置

重要度の理由Package-on-Package, インターポーザー, チップレットs

US20250233047A1 ★★★ 全文

ICチップ上方に1つ以上の中空熱伝導室を有するパッケージ構造及び熱放散構造

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か半導体パッケージ構造と熱放散構造を提供する。

課題電子機器における小型化と共に、ICチップの高密度集積化により発生する熱管理問題。

解決手段支持構造内に中空熱伝導室を設け、ICチップ上の熱を効率的に放散させる。

新規性従来は直接接触による熱伝導。本発明では中空熱伝導室を使用し、より高い熱伝導効率を実現。

クレーム範囲半導体パッケージ構造において、支持基板の一方の面に設けられた第1ICチップ、対向する另一面の面上に配置された封止構造、および蒸気室が含まれる。

US20250151326A1 ★★★ 全文

イン从根本层替换形成纳米结构器件的方法及相关结构

TSMC Other

主担当: 設計設計

何の発明かナノ構造チャネルとインターポーザを形成する方法

課題従来のICでは、機能密度の向上と微細加工の複雑化が技術的問題を引き起こしている。

解決手段交替積層された半導体層上にナノ構造チャネルとインターポーザを形成し、その後引張歪みを調整してソース/ドレインを作成する。

新規性従来は単純な開口部形成後直接ソース/ドレイン作成。本発明では、引張歪みの増加または減少後にソース/ドレインを形成することで、特性を改善している。

クレーム範囲基板上に交替して堆積した第1半導体層と第2半導体層から成るスタック上にソース/ドRAIN開口部を形成し、その開口部が第1デバイス-regionを通って形成されるナノ構造チャネルおよびインターポーザーを形成する方法。

重要度の理由背景技術・概要・独立クレーム

US20250218987A1 ★★★ 全文

積層ダイの熱特性

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か積層ダイをインターポーザ上に配置する方法と構造

課題ICの小型化と複雑化により、積層ダイ間の熱管理が難しくなっている。

解決手段金属パッドを使用してダイ間の電気的接続を行い、同時に熱伝導を改善する。

新規性従来はダイ間で直接的な電気接続と熱伝導が困難だったが、本発明では金属パッドを用いてこれらの課題を解決している。

クレーム範囲半導体パッケージには、インターポーザーと、その上に monted されているコンポーネントが含まれており、このコンポーネントは第一ダイと第二ダイから構成され、第二ダイには金属パッドが設けられている。

重要度の理由積層ダイ, メタルパッド

US20250208363A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か光学デバイスの製造方法

課題従来は、長距離信号伝送用の光ファイバーと短距離信号処理用の電気回路を組み合わせた装置が必要であり、その構築が難しかった。

解決手段光学インターポーザの側壁に凹部を作り、支持基板を取り付けることで、光学デバイスと電子デバイスの接続を容易にした。

新規性従来は直接接触するだけであり、本発明では凹部を作成することで、光学インターポーザと支持基板との間の空隙を形成し、より精密な接合が可能になった。

クレーム範囲光学デバイスの製造方法において、光学インターポーザと半導体デバイスの接合部にスペーサーを設けることで、光学信号と電気信号の相互変換装置を効率的に形成できる。

US20250203970A1 ★★★ 全文

インターポーザーレイヤー交換によるCFETデバイス形成方法及相关结构

TSMC Other

主担当: 設計設計

何の発明かCFETデバイスの形成方法と関連構造

課題従来のICでは機能密度が増加する一方で、プロセスの複雑化が進んでいた。

解決手段交替に積層された半導体チャネルとインターポーザを用いることで、歪み調整を行い、高性能なCFETデバイスを形成する。

新規性従来は単一の材料で構成されるチャネルを使用していたが、本発明では異なる歪み特性を持つチャネルとインターポーザを使用することで、より精密な歪み制御が可能となった。

クレーム範囲半導体チャネルとセミiconductorインタポーザーを積層した堆栈を作成し、その堆栈には隣接する2つのセミiconductorインタポーザー間に第1の Sacrificial Structure が含まれている方法。

US20250085472A1 ★★★ 全文

光学デバイス

TSMC Interposer/Pkg

主担当: Dryエッチ DryエッチMetal熱処理

何の発明か光学デバイスと電気デバイスを統合した半導体装置

課題長距離信号伝送用の光ファイバーと短距離信号処理用の電気回路との間で信号変換を行う装置が必要である。

解決手段光学部品と電気部品を統合した半導体デバイスに、深溝（ディープトレンチ）コンデンサを配置することで、光信号と電気信号の相互変換と処理を実現する。

新規性従来は単独の光学デバイスまたは電気デバイスを使用していたが、本発明ではこれらを統合した構造を提案している。

クレーム範囲半導体装置には、活性層とメタライゼーション層に配置されたコンデンサが含まれており、この構造は光信号と電気信号の変換と処理を行うための統合デバイスを提供する。

重要度の理由光学デバイス, 半導体デバイス, コンデンサ

US20250087652A1 ★★★ 全文

光学インターフェースエンジンを内蔵した構造

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスを内蔵した半導体パッケージ

課題小型化と高機能性を兼ね備えた半導体パッケージの実装技術の改善。

解決手段インターポーザ上に半導体デバイスと光学デバイスを配置し、両者間の隙間に封止層を設けることで高速かつ信頼性の高い通信を実現。

新規性従来は半導体デバイスのみがインターポーザ上に配置されていた。本発明では光学デバイスも配置され、両者の間には封止層が設けられる。

クレーム範囲半導体パッケージにおいて、インタポーザーの上面に半導体デバイスと光学デバイスを配置し、両者に第1封止層を形成する。

重要度の理由半導体パッケージ, optical device, インターポーザー

US20250076599A1 ★★★ 全文

光学結合用の平坦側面を持つインターポーザーおよびその形成方法

TSMC Interposer/Pkg

主担当: Dryエッチ Dryエッチ

何の発明かインターポーザーとファイバー接続方法

課題光学デバイスをSiパッケージに統合する際の低損失・高帯域幅の実現。

解決手段ステップ状外側壁を持つインターポーザーと、その外側壁の凹んだ部分との間に配置された光学接着剤でファイバーアクセスユニットを光的に接続。

新規性従来は直接触媒を使用していたが、本発明では光学接着剤を使用し、低損失・高帯域幅の実現に成功した。

クレーム範囲ステップ状外側壁を持つインターポーザーと、その凹んだ部分との間に配置された光学接着剤でファイバーアクセスユニットを光的に接続する構造。

重要度の理由ステップ状外側壁、光学接着剤

US20250125194A1 ★★★ 全文

半導体装置バONDING構造用の改善された表面前処理およびその形成方法

TSMC Other

主担当: Bonding Bonding

何の発明か半導体装置のバONDING構造とその形成方法

解決手段異なる2つの誘電層間に有機ベース層を設け、これにより誘電層間の接合を改善。

新規性従来は直接接触または介在層を使用していたが、本発明では誘電層間に有機ベース層を形成することで、より強固な接合を実現。

クレーム範囲半導体構造は、第1ダイオキシド層内に形成された第1電気的接合構造を有する第1成分と、第2ダイオキシド層と電気的接合構造とを有する第2成分と、炭素を含む有機基板層とから成る。

重要度の理由半導体装置、誘電層、有機ベース層

US20250062176A1 ★★★ 全文

パッケージ構造におけるフレーム端部強化構造およびその使用方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かフレーム端部強化構造を有する半導体デバイスの製造方法

課題パッケージ構造における温度変動による歪みとそれに伴うクラックの発生

解決手段複合ダイフレームを使用し、その端部に低CTE材料を用いた補強構造を設けることにより、温度変化による歪みを軽減する。

新規性従来は単一の成形コンパウンドで構成されるフレームを使用。本発明では、端部に低CTE材料を含む補強構造を設けることにより、温度変化による歪みとクラックを軽減する。

クレーム範囲複合ダイフレームは、成形コンパウンドで形成され、その端部には低CTE材料を使用した補強構造が配置されている半導体デバイスの製造方法を保護している。

重要度の理由温度変化による歪みとクラック

US20250123449A1 ★★★ 全文

光-semicondукторパッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光-semicondукторパッケージの形成方法

課題従来は、長距離伝送用の光学ファイバーと短距離処理用の電気回路を組み合わせた装置が必要であり、その構築が困難だった。

解決手段本発明では、インターポーザ上に波導と反射器を設け、電子ダイと光パッケージを接合することで、光学信号と電気信号の相互変換や処理を行うことができる半導体パッケージを形成する。

新規性従来は単一構造のインターポーザを使用していたが、本発明では複数の波導と反射器を設け、光学信号の効率的な処理を行うことができる。

クレーム範囲独立特許請求の範囲1は、インターポーザ上に波導と反射器を設け、その上に光パッケージを接合することで形成される半導体パッケージ。また、独立特許請求の範囲9は、複数の電子ダイと光構造を接合し、より高度な機能を持つ半導体パッケージ。

US20250123440A1 ★★★ 全文

光-semicondукторパッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光-semicondукторパッケージの形成方法

課題従来は、長距離伝送用の光学ファイバーと短距離伝送・処理用の電気信号を組み合わせた装置が必要であり、そのような装置の小型化と高機能化が求められていた。

解決手段本発明では、インターポーザ上にフォトニック互結構造と電子ダイを配置し、複数の半導体ダイを電気的に接続することで、光学信号と電気信号の相互変換や処理を行うパッケージを形成する。

新規性従来は単独のフォトニック部品と電子部品が別々に存在し、本発明ではこれらを統合して一つのパッケージ内に配置することで、小型化と高機能化が可能となった。

クレーム範囲インターポーザ上に形成されたフォトニック互結構造と電子ダイを接続し、さらに複数の半導体ダイを電気的に接続するパッケージ。

US20250062205A1 ★★★ 全文

シールド Through-基板-Via 结构的硅互连芯片及其形成方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かシールドTSV構造を持つシリコン互連ダイとその形成方法

課題高周波信号伝送時に近接するTSV間でのクロストークが信号信噪比を低下させる。

解決手段水平方向に延びる金属シールドと、TSV周りの管状絶縁体に囲まれた金属シールドを用いることで、クロストークを抑制し信号信噪比を向上。

新規性従来は単純なTSV構造。本発明ではTSV周りに金属シールドを配置することで、高周波信号伝送時のクロストークを低減。

クレーム範囲半導体ダイにThrough-SUBSTRATE VIA（TSV）構造と水平方向に延伸するインサリーティールレイヤーが配置されたシルiconインタコンネクトダイを有する装置構造。

重要度の理由クロストーク抑制、信号信噪比向上

US12554083B2 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスの製造方法

課題長距離と短距離信号伝送を組み合わせた装置の小型化と高機能化。

解決手段Si基板上に再配線層（RDL） (RDL) を形成し、光学エンジンとレーザーダイを接合してパッケージ化する。その後、Si基板を取り除き、平面化処理を行うことで小型化と高密度化を実現。

新規性従来は独立した光学パッケージとレーザーダイを別々に製造し、後から接合する工程が必要だった。本発明では、RDL 上に直接接合することで一連の工程で実装できる。

クレーム範囲Si基板上に形成された Redistribution 構造上に光学エンジンとレーザーダイを接合し、その後 Si 基板を取り除き、平面化処理を行うことで、光学デバイスの製造方法を提供。

US20250093593A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスの製造方法

課題長距離と短距離信号伝送を組み合わせた装置の製造

解決手段ミラー構造を使用して光ファイバーからエッジコプラーへの光信号転送と受信

新規性従来は直接接続。本発明ではアダhesiveを介した接合により、より柔軟な配置が可能。

クレーム範囲光学デバイスの製造方法において、最初のミラー構造を最初の光学パッケージに取り付け、その後、最初のミラー構造内のミラーが最初の光学パッケージ内的なエッジコプラーとalin一次元的に位置調整を行う方法。

重要度の理由光学信号転送・組み合わせ技術

US20240429129A1 ★★★ 全文

半導体装置および該装置の製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体装置とその製造方法

課題ICダイを redistribution 展開するための有効な互結構造と保護層の形成

解決手段金属リング構造と誘電体側壁構造間に配置された保護層により、互結構造を保護し、装置の品質と信頼性を向上。

新規性従来はキャビティ内に直接互結構造を形成する。本発明では、その前に保護層を形成することで、損傷から保護できる。

クレーム範囲半導体装置において、金属リング構造とその内側表面に沿った絶縁側壁構造を有する多層構造、中央軸近傍に配置された接続構造、および保護層が含まれる。

US12512382B2 ★★★ 全文

半導体装置および該装置を形成する方法に含まれる应力制御層

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体装置とその形成方法

課題3Dデバイスにおけるチップ間の接続長さ短縮による高速化と、それに伴う応力問題

解決手段应力制御層を設け、半導体層に圧縮または引張応力を適用し、チップ間の接続を安定させる。

新規性従来は単一の半導体層のみに対処。本発明では複数のトップダイに対してストレス制御を行う。

クレーム範囲半導体デバイスには、下側ダイが含まれ、この下側ダイは第1半導体層と第1 redistribution層（RDL）から構成され、第1半導体層の底面に配置されており、第1半導体層のコンポーネントを電気的に接続します。さらに、上側ダイが下側ダイの上面に配置されています。

重要度の理由半導体装置および形成方法

US20250044530A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明か光学デバイスの製造方法

課題従来は長距離信号伝送に光ファイバーを使用し、短距離では電気信号を使用するが、両者を統合した装置の形成が難しかった。

解決手段基板 patterning で凹部を作り、その側壁にミラー coating を形成し、波導路を配置して光インターポーザと接合することで、光信号と電気信号の変換および処理を行う装置を製造する。

新規性従来は単独で使用されるミラーコーティングと波導路を基板上に形成し、それを光インターポーザと接合することで統合された光学デバイスを実現。これにより、短距離信号処理も可能となった。

クレーム範囲光学デバイスの製造方法を含む方法で、その方法は以下の工程を包含する：第1基板に対してパターン処理を行い、側壁を持つ凹部を形成し、該側壁にミラーコーティングを形成し、該ミラーコーティング隣接部位に材料をdepositしてpatternすることで第1ウェーブガイドを形成し、および光学インタップを接合する。

US20250044510A1 ★★★ 全文

光学デバイスおよびその製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光インターポーザと半導体デバイスを組み合わせた光学パッケージの製造方法

課題長距離信号伝送用の光学ファイバーと短距離信号処理用の電気回路との間での信号変換が必要であり、両者を統合した装置が求められている。

解決手段光デバイス層と相互接続構造を持つ光インターポーザを作成し、その上に半導体デバイスを接合することで、光学信号と電気信号の変換および処理を行うパッケージを形成する。

新規性従来は独立した光学デバイスと電子デバイスを使用していたが、本発明では光インターポーザと半導体デバイスを接合することで統合された装置を作成している。

クレーム範囲光インターポーザの形成、その上に半導体デバイスの接合、そして外部接点の形成を行う方法。具体的には、光学デバイス層と相互接続構造を形成し、それを基板の背面に結合層を形成して半導体デバイスを接合する。

重要度の理由光インターポーザ, 半導体デバイス, TSV, ハイブリッド接合

US20240369765A1 ★★★ 全文

半導体パッケージ構造およびその製造方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かフォトニックダイと電子ダイを接合した半導体パッケージ

課題従来は光学信号と電気信号の相互変換装置が独立して設計されており、統合が難しかった。

解決手段波導路に蛇行部を設け、柔らかな曲率を持つ最適な屈折部を用いることで、光学信号と電気信号の効果的な相互変換を実現。

新規性従来は直線的な波導路が多かった。本発明では蛇行部や最適な屈折部を使用することで、曲率を制御できる。

クレーム範囲半導体パッケージには、電子ダイと光子ダイが接合された光子パッケージが含まれており、光子ダイは複数の波導線を有し、各波導線は側面からそれぞれの絶縁層で囲まれている。さらに、これらの波導線の上に配置された第1 redistribution構造が存在する。

重要度の理由波導路と屈折部

US20240371774A1 ★★★ 全文

パッケージモジュールに凹みを持たせた上表面を有するものおよびその製造方法

TSMC Interposer/Pkg

主担当: CMP CMP

何の発明か上表面に凹みを持たせた半導体パッケージモジュールとその製造方法

課題従来のパッケージモジュールでは、上部成形材料層を研磨して平坦化する工程が必要で、これにより戦波制御が難しくなる。

解決手段半導体ダイの上表面から凹んだ上部成形材料層を作り、その上面に裏側金属層を形成することで、平坦化工程を省略できる。

新規性従来は上部成形材料層を研磨して平坦化する必要があったが、本発明では上表面に凹みを持たせることで平坦化工程を省略できる。

クレーム範囲半導体パッケージモジュールで、インタポーザとその上に設置された複数の半導体ダイと、それらの上に配置され半導体ダイの上面より凹んでいる上部封止材層を含むもの。

US20240347469A1 ★★★ 全文

複合インターポーザー用のalinmentマークビアアセンブリ及びその使用方法に関する手順

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か複合インターポーザー用のアライメントマークビアアセンブリとその使用方法

課題LSI構造の配置ミスが引起的な電気的故障を引き起こす可能性がある。

解決手段単位領域内の透過インタポーザービア(TIV)とアライメントマークビアアセンブリを使用して、精密な位置合わせを行い、LSI橋接の配置を行う。

新規性従来は単一領域での位置合わせ。本発明では複数領域間での位置合わせを可能にし、精度を向上させた。

クレーム範囲Semiconductor構造形成方法において、第一基板ウエハー上に垂直構造を形成し、第一水平方向および第二水平方向に沿って単位垂直アセンブリ構造が繰り返されるように配置する工程を含む。

重要度の理由misplacement, alignment mark via assemblies, pick and place operation

US20240319590A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明か光学デバイスの製造方法

課題長距離と短距離信号伝送を組み合わせた装置の形成

解決手段第一マスクを使用して支持材料に凹面を形成し、そのマスクを接着層に接合する。また、電子回路を光インターポーザに接合し、マスクを接着層に接合する。

新規性従来は直接接触で接合していたが、本発明では異なる材料のマスクと支持体を使用して凹面を形成し、それらを接合する。

クレーム範囲第一マスクを支持材料上に配置し、凹面を形成した後、そのマスクを光インターポーザ上の接着層に接合する方法。また、電子回路を光インターポーザに接合し、異なる材料のマスクと接着層を使用して凹面を形成し、それらを接合する方法。

重要度の理由凹面形成と接着技術

US20240321758A1 ★★★ 全文

ローミョン抵抗性インターポーザーおよび同様もの形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かローコストかつ低歪みのローミョン抵抗性インターポーザーとその形成方法

課題熱圧着接合によりローカルシリコンインターコネクト橋が歪む問題

解決手段LSI含有インターポーザと金属逆変形構造を用いることで、LSIの歪みを補正し、信頼性を向上させる。

新規性従来はLSI橋が熱圧着接合により歪む問題があった。本発明では、金属逆変形構造を配置することでLSI橋の歪みを補正する。

クレーム範囲LSI含有インターポーザとその周囲に配置されたTIV構造、さらにその上部に配置された有機インターポーザが形成される半導体構造。有機インターポーザには再配線 Wiring Interconnects と金属逆変形構造が含まれる。

US20240385395A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光デバイスと電子デバイスを組み合わせた光学パッケージの製造方法

課題従来は長距離信号伝送に Optical fiber を用い、短距離では Electrical signal を用いたが、両者を統合した装置の形成が難しかった。

解決手段光デバイスと電子デバイスを統合し、光学パッケージとインターポーザ基板との接続により、長距離と短距離の信号伝送を効率化する。

新規性従来は単独の光学デバイスと電子デバイスを使用していたが、本発明では光パッケージとインターポーザ基板を組み合わせることで、両者の統合を実現した。

クレーム範囲独立特許請求の範囲1は、光学デバイスと電子デバイスを統合した光学パッケージの製造方法を保護しており、その構成要件には光デバイス、第1の相互接続構造、第1の半導体装置、および光ポートが含まれる。

重要度の理由光学と電子を統合したパッケージング技術

US20240297087A1 ★★★ 全文

パッケージモジュールとその形成方法に係るモジュール剛化体付きパッケージモジュールおよび同様の形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かパッケージモジュールとその形成方法

課題大型パッケージ構造におけるワーペイジ問題

解決手段インターポーザ上に半導体ダイを配置し、その周囲にモジュール剛化体を設置し、成形材料層を形成すること。

新規性従来は大型パッケージでは剛化リングが十分でないが、本発明ではインターポーザ上に直接モジュール剛化体を配置することでワーペイジを軽減する。

クレーム範囲インターポーザ上に半導体ダイとモジュール剛化体を設置し、その周囲に成形材料層を形成したパッケージモジュール。

重要度の理由ワーペイジ問題とその解決策

US20240321759A1 ★★★ 全文

パッケージ構造に含まれる下部成形構造およびその基板部分、そしてパッケージ構造の形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かパッケージ構造とその形成方法を提供する。

課題従来の電子システムは個別に組み立てられ、より多くのアセンブリステップと材料浪費が生じる。

解決手段ウェーフレベル統合技術を使用し、単一のウェーフ上にマイクロコントローラー、メモリー、パワーマネージメントなどの電子システムを統合する。

新規性従来は個別部品を組み立てる必要があったが、本発明では単一のウェーフ上で統合された電子システムを作成できる。

クレーム範囲半導体パッケージ構造において、反対側に背面がある前面を持つインターポーザー上に前方側に配置された上部封止構造と、その上部封止構造内に設けられた上部封止層と半導体ダイとを含み、さらに背面側に配置された下部封止構造が含まれる。

重要度の理由パッケージ構造とウェーフレベル統合

US20240222287A1 ★★★ 全文

パッケージに包含される複合インターポーザーおよび/または複合パッケージング基板及びそれらを形成する方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か複合インターポーザとパッケージング基板を用いたチップパッケージ構造とその形成方法

課題高計算能力を提供しつつ、熱によるデバイス性能低下を防ぐ小型化されたチップパッケージの開発。

解決手段複合インターポーザとダイ側・基板側再配線構造を使用し、半導体ダイを冷却しながら高性能化。また、シリコンインターポーザと有機再配線構造を用いて多チップモジュールの小型化を実現。

新規性従来は複数のreticlesを使用した大型インターポーザ。本発明では単一reticleで形成された複合インターポーザと有機再配線構造を使用し、チップ間距離を短縮して小型化。

クレーム範囲複合インターポーザ内に半導体チップを配置し、その周りに誘電体マトリックスを形成。さらにダイ側と基板側の再配線構造を設け、半導体ダイを接続する。

重要度の理由複合インターポーザ, ダイ側・基板側再配線構造

US20240280772A1 ★★★ 全文

光半導体デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か光半導体デバイスおよびその製造方法

課題従来の銅接続では低挿入損失、低遅延、低消費電力の要件を満たしきれない。

解決手段波導構造と再配線構造の誘電体対誘電体接合による接続方法により、高帯域幅ネットワークと高性能コンピューティングを実現。

新規性従来は銅接続を使用していたが、本発明では波導構造と再配線構造の誘電体対誘電体接合により低消費電力と高帯域幅を両立。

クレーム範囲波導構造と再配線構造の組み合わせによるフォトニックパッケージの製造方法。具体的には、基板上の再配線構造と波導構造の誘電体対誘電体接合を行い、さらにその上に別の再配線構造を形成し、最終的に光デバイスを接続。

重要度の理由波導構造と誘電体対誘電体接合

US12500139B2 ★★★ 全文

ヒートダイSSIPATION構造を有するパッケージ及びその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かパッケージとその形成方法

課題電子デバイスの小型化に伴う熱管理問題

解決手段冷却通路を有する蓋構造を用いることで、ダイからの熱を効率的に放出し、パッケージ性能を向上させる。

新規性従来はダイ上に直接放熱構造を設置。本発明では、蓋にも冷却通路を設け、より効果的な熱放散を行う。

クレーム範囲半導体パッケージで、ダイとヒートシンクを有する第1のICデバイスと、その周囲に包まれる第2のICデバイスとを含み、ヒートシンクの上部に密封材が配置されているもの。

重要度の理由heat dissipation, integrated circuit devices, cooling passages

US20240107780A1 ★★★ 全文

半導体デバイスパッケージおよび形成方法

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か半導体デバイスパッケージの形成方法

課題従来の積層ダイは水平面積を増大させる可能性がある。

解決手段再配線構造に複数のダイを垂直方向に積層し、封止層で覆うことで水平面積を節約する。

新規性従来は単一または並列配置のダイを使用。本発明では垂直方向に積層したダイを使用する。

クレーム範囲半導体デバイスパッケージには、多重化構造が含まれており、その構造には1つ以上の絶縁層と、該絶縁層に含まれる複数の金属化層があるとともに、第一面に接続タerminalが付着している。

重要度の理由半導体デバイスパッケージ, 半導体ダイ, 積層

US20240170341A1 ★★★ 全文

半導体装置および製造方法

TSMC Other

主担当: Litho Litho

何の発明か半導体装置の製造方法

課題最小フィーチャーサイズの縮小に伴う問題を解決すること。

解決手段異なる材料から交互に形成されたナノ構造物とインターポーザの使用により、微細化による問題に対処する。

新規性従来は単一材料で形成されるナノ構造物を使用していたが、本発明では異なる材料から交互に形成されたナノ構造物を使用することで、より複雑な半導体装置を製造できる。

クレーム範囲半導体製造方法において、まず基板上に第1材料から第1ナノ構造を形成し、異なる第2材料から第2ナノ構造を基板上に形成する工程を含む。

重要度の理由半導体装置の製造方法、異なる材料から交互に形成されたナノ構造物、インターポーザ

US20240087902A1 ★★★ 全文

複数ダイ構造及びその製造方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か複数ダイを基板上に配置する方法と装置

課題従来の製造プロセスでは、ダイ間の接続が困難であり、生産効率が低下していた。

解決手段特定のスクライブラインに対して部分切断を行い、ダイを基板上に配置することでダイ間の接続を容易にする。

新規性従来は完全切断を行うか、複数回の手順が必要だった。本発明では単一の手順でダイを配置し接続できる。

クレーム範囲ウェfersから複数のダイと複数のスライスラインを含むウェferを受け取り、そのウェferに対してディシングプロセスを行い、このプロセスでは最初のスライスラインを特定し、このラインが最初のダイと別のダイを隔てることを確認する方法。

重要度の理由dicing process, partial cut, mounting

US20240079356A1 ★★★ 全文

積層回路パッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か積層回路パッケージとその形成方法

課題電子デバイスの小型化に伴い、より効率的な半導体ダイのパッケージング技術が必要となった。

解決手段直接ビアを複数のリドーレイヤーを通じて形成し、 Spiral Routing Stack を使用して高密度な配線構造を実現する。

新規性従来はダイ間の直接的な電気的接続が困難だったが、本発明では直接ビアと Spiral Routing Stack の組み合わせにより、より効率的な接続が可能となった。

クレーム範囲独立特許請求の範囲1は、ダイに直接ビアを形成し、そのビアを通じてリドーレイヤー間の電気的接続を行う積層回路パッケージ。また、独立特許請求の範囲5は、スパイラル配線構造を使用した高密度な配線パターンを持つパッケージを形成する方法。

US12599031B2 ★★★ 全文

半導体パッケージおよび方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその形成方法

課題半導体ダイとパッケージコンポーネントとの間の接合部や周囲を保護するための封止材が必要である。

解決手段インターポーザ上に半導体ダイを接合し、その周りに封止材を形成。さらに、パッケージコンポーネントと基板との間にはアンダーフィルを配置し、その周囲には小さなダム構造を設ける。

新規性従来はパッケージコンポーネントと基板との間に単純なアンダーフィルを使用。本発明では、このアンダーフィルの周囲に小さなダム構造を配置することで、接合部の信頼性を向上させている。

クレーム範囲半導体パッケージには、インタポーザーに複数の絶縁層と Redistribution ラインが複数設けられたパッケージコンポーネントと、そのインタポーザーの一方の面に接合された半導体ダイが含まれる。

重要度の理由dam 構造s, アンダーフィル, package component

US12007611B2 ★★★ 全文

格栅耦合器を有するパッケージ構造及びその製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明かフォトニックダイとインターポーザ構造を用いた光学信号伝送パッケージ

課題高速データ伝送に必要な格栅耦合器効率の向上

解決手段フォトニックダイとインターポーザ構造に格栅耦合器を配置し、光信号を通じた光学的な結合を実現。

新規性従来は単一の格栅耦合器を使用。本発明では、ダイとインターポーザ双方に格栅耦合器を設け、効率を向上。

クレーム範囲半導体パッケージ構造において、ダイ上に光子ダイが配置され、各光子ダイには絶縁層とその中に埋め込まれた第1の格子型コプラーが含まれる。さらに、これらの光子ダイ下方に配置されたインターポーザ構造は、酸化膜層と第2の格子型コプラーを含む。

重要度の理由格栅耦合器, フォトニックダイ, インターポーザ構造

US12588554B2 ★★★ 全文

半導体装置およびその形成方法

TSMC Interposer/Pkg

主担当: Bonding BondingMetalLitho

何の発明か集積回路パッケージの構造とその形成方法

課題異なる材料や寸法を持つパッケージコンポーネント間の整合性問題と、パッケージサイズの増大による複雑さの増加。

解決手段導電性ピラーを埋め込んだダイエレクティブ層に半導体デバイスを直接接合し、異なる半導体コンポーネント間の物理的な接触を確保する方法。

新規性従来は直接接合または間接接合を使用。本発明では導電性ピラーとダイエレクティブ層に埋め込んだ導電性コネクタ間の直接的物理接触を使用。

クレーム範囲導電性ピラーを形成し、半導体デバイスを直接接合する方法。さらに、別の半導体デバイスはこれらの導電性ピラーに接合される。

重要度の理由集積回路パッケージ、直接接合

US20240055315A1 ★★★ 全文

半導体パッケージおよびその製造方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か半導体パッケージとその製造方法を提供する。

課題半導体デバイスの小型化による熱放散問題。

解決手段インターポーザ基板上に複数の半導体ダイを配置し、それらに放熱素子を設置して熱放散を改善。さらに、封止材を使用して構造を保護する。

新規性従来はバックサイド金属層と溶接層を介して半導体ダイとシリコン基板を接合。本発明では、複数の半導体ダイと放熱素子を封止材で囲む。

クレーム範囲半導体パッケージには、インタポーザ基板、その上に配置された複数の半導体ダイ、これらのダイ上に配置された1つ以上の熱放散要素、およびインタポーザ基板上に配置され、これらのダイを囲む封止材が含まれる。

重要度の理由半導体デバイスの小型化による熱放散問題。インターポーザ基板と半導体ダイ、封止材の使用。

US20240113056A1 ★★★ 全文

半導体装置および製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージの形成方法

課題従来は長距離信号伝送に光学ファイバーを使用し、短距離では電気信号を使用するが、両者を統合した装置が必要であった。

解決手段光子パッケージと電子ダイを同一基板上に配置し、光子パッケージとの接合で誘電体対誘電体結合と金属対金属結合を使用する。

新規性従来は単一の接合方法しか使用せず、本発明では複数の接合方法（誘電体対誘電体結合と金属対金属結合）を使用している。

クレーム範囲半導体パッケージには、第1インタポーザーが含まれ、これは第1基板、その上に配置された第1光学部品、第1光学部品の上に配置された第1絶縁層、および該第1絶缘層中に埋設された第1導電接点から成り立っています。さらに、この半導体パッケージには光子パッケージが接着されています。

重要度の理由半導体装置および製造方法

US20240113030A1 ★★★ 全文

メモリブリッジダイを含むパッケージ基板およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かメモリブリッジダイを用いたパッケージ構造とその形成方法

課題従来のパッケージ構造では、ダイ間の接続密度が低く、コストも高い。

解決手段メモリブリッジダイを使用してダイ間の高密度接続を実現し、コストを抑える。

新規性従来は直接的なダイ接続か、コストが高い大規模なインタポーザを使用していたが、本発明では低コストで高密度接続を可能にした。

クレーム範囲メモリブリッジダイと複数のダイを基板上に配置し、ダイ間の接続を実現するパッケージ構造。また、この構造の形成方法も保護対象。

重要度の理由メモリブリッジダイ, パッケージ基板, 半導体ダイ

US20240030222A1 ★★★ 全文

RFダイオード用のトラップ層およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かRFダイオード用のトラップ層を形成する方法

課題SOI基板を使用したRFデバイスの製造において、高抵抗基板上のトラッピング層とシリコン層の接合により、表面損傷を避けること。

解決手段高温基板上にトラッピング層を形成し、その上に絶縁層を形成してから、第2ウェーハ上のシリコン層と接合する。その後、第2ウェーハを除去することで、表面損傷の発生を防ぐ。

新規性従来は高抵抗基板上に直接絶縁層を形成し、その上にシリコン層を成長させて接合していたが、本発明では高温基板上のトラッピング層から始める。これにより、低温プロセスで薄いトラッピング層を作成できる。

クレーム範囲SOI基板の上に形成されたトラップ層と絶縁層を介して接合されたRFデバイスダイが保護される。

重要度の理由高温基板、トラッピング層、SOI基板

US12593704B2 ★★★ 全文

三次元半導体装置および方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か三次元デバイスの製造方法

課題ICが多機能化・大型化に伴い、パッケージング技術が進化している。

解決手段バッファ層を用いて表面形状を低減し、その後、ウェハ間のキャリアスイッチを行うことで、デバイスダイの効率的な配置と接続を実現。

新規性従来は直接接触で形成された電気接点。本発明ではバッファ層を介して形成することで表面形状を低減し、接着性を向上させた。

クレーム範囲半導体パッケージング方法において、まず第1の接続部を第1の基板上に形成し、その上に電気的接続部を形成し、さらにこれらの接続部を埋めるためのバッファ層を形成する工程を含む。

重要度の理由三次元デバイス, キャリアスイッチ, バッファ層

US20240107781A1 ★★★ 全文

光学デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か光学デバイスの製造方法

課題従来は長距離信号伝送用の光ファイバーと短距離信号処理用の電気回路を分離して設計されており、両者間での信号変換や処理が困難だった。

解決手段半導体デバイスにレーザーダイを埋め込み、その半導体デバイスと光インターポーザを接合することで、短距離の電気信号処理と長距離の光学信号伝送を統合する。

新規性従来は半導体デバイスと光インターポーザを個別に製造し、後から接合していたが、本発明では半導体デバイス内にレーザーダイを埋め込むことで一体化した構造を実現。

クレーム範囲光学デバイスの製造方法において、まず第1ウェーバーに含まれるアクティブデバイス層とインタコンネクト構造を持つ第1半導体デバイスを形成し、その後、このインタコンネクト構造を通じて部分的に開口する第1開口を形成する工程を含む方法。

重要度の理由光学信号と電気信号の統合

US12300645B2 ★★★ 全文

接続器及びその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か接続器の形成方法とその構造

課題従来の接続方法では、ウェハ間やダイ間の接続が困難であり、信頼性に問題があった。

解決手段ナノ双晶構造を持つ金属層を用いた接続器の形成により、高信頼性な接続が可能となった。

新規性従来は一般的な金属層を使用していたが、本発明では(111)方向のナノ双晶構造を持つ金属層を使用することで、接続性能を向上させた。

クレーム範囲1. まず、それぞれの第1ウェーバーと第2ウェーバー上に第1接続部と第2接続部を形成する方法で、各接続部はダイレクトルayerに開口を形成し、該開口中に第1金属層を沉积することにより形成される。

US12424538B2 ★★★ 全文

半導体装置およびその製造方法に係る仮想深い溝コンデンサ

TSMC Interposer/Pkg

主担当: Dryエッチ Dryエッチ

何の発明か半導体装置およびその製造方法

課題半導体デバイスの小型化と機能性向上によるチップ間の信号伝達や電源供給の難しさ。

解決手段アクティブ深溝コンデンサとダミー深溝コンデンサを配置し、深溝コンデンサの配列を横方向と縦方向で交互にすることで効率的なチップ間接続を実現。

新規性従来は単一の深溝コンデンサを使用。本発明では活性とダミー深溝コンデンサを配置し、異なる向きで配列することで効果的に使用する。

クレーム範囲半導体装置は、少なくとも1つの活性深い溝 capacitor (DTC) を含み、このDTCには複数の導電層と、その複数の導電層間にある絶縁層が配置されている；さらに、対向する側に多数のダミー DTC が配置されている。

重要度の理由半導体装置と深溝コンデンサ

US12506090B2 ★★★ 全文

半導体パッケージに含まれるストレスバッファとその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにストレスバッファを設置する方法

課題3Dデバイスでは、チップ間の接続距離が短くなりますが、それに伴う応力問題が発生します。

解決手段RDLやインタポーザー内に異なるヤング率を持つストレスバッファを配置することで、応力を緩和します。

新規性従来は単一の材料を使用していましたが、本発明では異なるヤング率を持つバッファを使用することで、より効果的な応力管理が可能になりました。

クレーム範囲半導体パッケージには、半導体パッケージと支持基板間の電気的接続を担う Redistribution ネットワーク構造を有するパッケージ基板、その上に垂直に積層された半導体デバイス、および絶縁材料から成るインターポーザが含まれている。

重要度の理由半導体パッケージ, 应力バッファ, Young's modulus

US12411279B2 ★★★ 全文

積層回路パッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か光学ダイと集積回路ダイをインターポーザに配置し、その上にレンズアダプタとミラーを設置して光データパスを作成する方法

課題電子デバイスの小型化と高密度化によるパッケージング技術の進歩が必要

解決手段光学ダイと集積回路ダイをインターポーザに配置し、レンズアダプタとミラーを使用して光データパスを作成する

新規性従来は直接接続か間接的な構造でしか実装できなかったが、本発明では光学接着剤を使用した精密な位置合わせが可能

クレーム範囲半導体パッケージには、基板に接合されたインタポーザ上に配置された光デバイスダイと周辺回路ダイが含まれる。

重要度の理由光学ダイと集積回路ダイの配置、レンズアダプタとミラーの使用

US20230420429A1 ★★★ 全文

ウェイファロンボード上のチップ用のSpacerダイを使用した構造およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かスペーサダイを使用したチップオンウェイファロンボード構造とその形成方法

課題従来のパッケージングプロセスはコストが高く、製造効率を低下させる可能性がある。

解決手段インターポーザ上にスペーサダイと半導体ダイを配置し、成形コンパウンドで囲むことで、半導体ダイの接合プロセスを簡略化する。

新規性従来は直接接触して接合する必要があったが、本発明ではスペーサダイを使用することで、半導体ダイとインターポーザ間の空隙を埋める。

クレーム範囲半導体構造において、基板に設置されたインタポーザ上に配置されたon-interposerボンディング構造があり、少なくとも1つの半導体ダイが第一サOLDER材料部材を介してインタポーザの一部のon-interposerボンディング構造と接合されている。各半導体ダイはそれぞれに対応する部分を持正在翻译过程中，我注意到您提供的原文中似乎有一个技术术语“第一 solder 材料部材”没有完整给出，可能是“第一焊料材料部分”。基于此假设，以下是翻译：半導体構造には、インタポーザ上に配置されたon-interposerボンディング構造が含まれており、少なくとも1つの半導体ダイが第一焊料材料部材を介してインタポーザの一部のon-interposerボンディング構造と接合されている。各半導体ダイはそれぞれに対応する部分を持っている。

重要度の理由costly bonding process, spacer die, モールド樹脂

US12394720B2 ★★★ 全文

半導体パッケージに含まれる補強構造およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージに補強構造を設ける方法

課題3Dデバイスの製造において、ファンアウトワafferウェルレベルパッケージと下充填材との間のインターフェースが機械的ストレスを受けやすい。

解決手段上部再配線層に補強層を埋め込み、そのヤング率を上部再配線層より高くすることで、パッケージの強度を向上させている。

新規性従来は単純な再配線層を使用。本発明では補強層を設け、そのヤング率を高めることで強度を改善している。

クレーム範囲半導体パッケージには、基板コアの一方の面に配置されたダイレクトリド層と下部リドistribuion層が含まれる基板が含まれ、このダイレクトリド層は絶縁構造と金属特性を有し、これらは絶縵構造を通じて延伸している。

US20240077670A1 ★★★ 全文

光学インターポーザー構造と方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光学インターポーザとその構築方法

課題光信号の伝送効率を向上させ、チップ間の低コスト統合を実現するための新たなインターポーザ構造が必要。

解決手段異なるダイに異なる種類の光子デバイスを配置し、再配線層（RDL）を介して電気的に接続することで、高度な統合と低コスト製造を達成。

新規性従来は単一のダイ上に同じ種類の光子デバイスのみ。本発明では異なる種類の光子デバイスを異なるダイ上に配置し、効率的な統合と低コスト製造が可能。

クレーム範囲半導体構造は、少なくとも1つの第1光デバイスと2つの第2光デバイスを含む光学インターポーザーと、その上に配置された2つの第2ダイレクトルイayerを持つ1つの第1ダイレクトルイayerから成る。

US20230395526A1 ★★★ 全文

半導体パッケージおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法を提供する。

課題半導体パッケージが高温下で反りやすくなる問題。

解決手段異なるCTEを持つ補強構造と接続構造を使用し、基板の剛性を向上させること。さらに、特定の構造比を用いることで、基板の反りを低減する。

新規性従来は単一の層で構成される基板を使用していたが、本発明では補強構造と接続構造を組み合わせることにより、半導体パッケージの剛性と平坦性を向上させている。

クレーム範囲半導体パッケージには、上面と下面を持つインターポーザー、そのインターポーザーの上面に電気的に接続された1つ以上のICダイ、および上面層と下面層を持つ基板が含まれる。

重要度の理由異なるCTE、補強構造、接続構造

US12074227B2 ★★★ 全文

半導体装置に含まれる深溝（ディープトレンチ）コンデンサとvia コネクトリット

TSMC Interposer/Pkg

主担当: Dryエッチ Dryエッチ

何の発明か深溝コンデンサとvia接続を含む半導体装置

課題半導体デバイスの小型化と機能性向上による配線や電源供給の難しさ

解決手段複数のディープトレンチコンデンサとビア接触を用いた半導体装置により、信号ルーティングと電源供給を実現

新規性従来は単一のデバイス内に多数のチップを統合するためのコウソスパッケージング。本発明では複数のディープトレンチコンデンサとビア接続を使用して、より効率的な電源供給と信号ルーティングを実現

クレーム範囲半導体装置は、深溝コンデンサとビア接触を含む複数の内側および外側の導電構造を持つ

重要度の理由半導体装置、深溝コンデンサ、ビア接続

US20230378039A1 ★★★ 全文

半導体パッケージおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージの構造と製造方法を説明

課題高性能コンピューティング用半導体パッケージにおいて、インターポーザとICダイとの間の電気接続の長さを短縮し、信号整合性を向上させること。

解決手段テーパー状またはV字型の相互接続構造を使用し、これらの構造の長さは通常の貫通ビアよりも短くすることで、インターポーザの厚みを低減し、電気接続の長さを短縮する。

新規性従来は一般的な通過型ビアプロセスを使用していたが、本発明ではテーパー状またはV字型の相互接続構造を使用することで、インターポーザの厚みと電気接続の長さを低減している。

クレーム範囲半導体パッケージには、保護層にpad構造を含む多層インターポーザ構造と、その下の1つ以上の Redistribution レイヤーに電気的な線路を含む Redistribution レイヤー群およびその下のシリコン層が含まれる。

重要度の理由高性能コンピューティング半導体パッケージ、インターポーザ、テーパー状相互接続構造

US12354938B2 ★★★ 全文

半導体パッケージおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

課題ICダイと基板間の干渉を防ぎ、信頼性を向上させる。

解決手段スペーサ構造をインターポーザに設置し、ICダイと基板との間のクリアランスを確保する。

新規性従来は直接接続だったICダイと基板間にスペーサを介在させることで干渉を防ぐ。これにより信頼性が向上。

クレーム範囲半導体パッケージには、上面を持つ基板、その上面に面するインタポーザー、インタポーザーの下面に電気的に接続されたICダイ、およびこのインタポーザーの下面に機械的に接続されたSpacer構造が含まれる。

重要度の理由高性能コンピューティングパッケージにおけるスペーサ構造の役割

US12165980B2 ★★★ 全文

半導体パッケージおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

課題HPC用の高品質かつ信頼性のある半導体パッケージを製造する際のICダイのテストと接続構造の問題。

解決手段ICダイとインターポーザ間で接続構造を使用し、テスト接触構造も同様に設置することで、ICダイの品質と信頼性を確認できるようにした。

新規性従来は半導体パッケージの一部が形成される段階でICダイをインターポーザに接続し、その後テストを行う。本発明では、接続構造を通じて直接的にICダイとインターポーザのトレースをテストできるようにした。

クレーム範囲半導体パッケージにおいて、底部に底面を持つ半導体チップと、顶部に顶部があるインターポーザーと、両者の間にある接続構造体のセットを含む。

重要度の理由半導体パッケージ, ICダイ, 接続構造, テスト接触構造

US12362299B2 ★★★ 全文

Basin形状の下部突起板およびその形成方法

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か半導体ダイとインターポーザ間の接合構造を形成する

課題半導体デバイスの小型化により、はんだ接合部の接触面積が減少し、信頼性が低下する可能性がある。

解決手段盆状のアンダーバンプメタライゼーション(UBM)パッドと円筒形状のUBMピラーを用いて、はんだ接合部の接触面積を増加させること。

新規性従来は平坦なUBMパッドを使用していたが、本発明では盆状のUBMパッドと円筒形状のUBMピラーを使用することで、接触面積を大幅に増大させる。

クレーム範囲半導体ダイに第一接合構造配列が形成され、少なくとも一つの第一接合構造には、第1絶縁膜内に配置された第1金属パッドと、盆地形状の下部接合金属化（UBM）パッドが設けられた半導体構造である。

重要度の理由盆地形状のUBMパッドと円筒形状のUBMピラー

US20230395443A1 ★★★ 全文

半導体パッケージおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

課題HPC用の高性能な半導体パッケージにおいて、ICダイ間およびICダイと基板との間の電気的接続を確保しつつ、パッケージの曲げや変形による接触を避ける必要性。

解決手段インターポーザに cavity を形成し、その内側に IC デバイスを配置することで、IC デバイスと基板との間の隙間を確保。これによりパッケージの曲げや変形による接触を避ける。

新規性従来はインターポーザと基板との直接接続が一般的だったが、本発明では cavity 内に IC デバイスを配置することで、接触を避ける。また、特定の構造（interspersed 層s of electrically-conductive traces）を使用して電気的接続を行う。

クレーム範囲半導体パッケージには、電気的な跡線が断続的に配置されたインターポーザと、底面に cavity があり、その cavity の表面が凹んでいるもの、およびこのインターポーサ下方の基板があり、該基板の上面が電気的に接続されているものが含まれる。

重要度の理由高性能コンピューティングパッケージにおける接触回避

US20230387039A1 ★★★ 全文

半導体パッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か半導体ダイをファンアウト構造と電気的に接続し、その周囲に封止材を形成したパッケージ

課題電子デバイスの小型化と高密度集積化のための効果的なパッケージング技術の不足。

解決手段ファンアウト構造を使用してダイを電気的に接続し、その周囲に封止材を形成することで、ダイ間の接続性とパッケージの小型化を実現。

新規性従来はダイを直接接続するか、あるいは単純な redistribution レイヤーを使用していたが、本発明ではファンアウト構造を用いることでより柔軟な接続と高密度集積を可能にした。

クレーム範囲半導体パッケージは、ダイとファンアウト構造を電気的に接続し、その周囲に封止材を形成する構造。さらに、特定の開口部が形成され、パッケージ基板が接合される。

重要度の理由Package-on-Package, fan-out 構造, 封止材

US12422635B2 ★★★ 全文

光学エンジンの熱放散用熱電冷却器

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かフォトニックエンジンと熱電冷却器を組み合わせたパッケージ

課題高帯域幅が必要な光学I/Oモジュールで、効率的な熱放散が求められる。

解決手段インターポーザ上にフォトニックエンジンを接合し、その上に熱電冷却器を取り付け、電流を通すことで熱を放散する。

新規性従来は光信号から電気信号への効率的な変換が難しかった。本発明では熱電冷却器を使用して熱を効果的に放散する。

クレーム範囲半導体製造方法において、光子エンジンをインターポーザーに接合し、第一の貫通孔をインターポーザー上に形成する。その後、デバイスダイを含むパッケージコンポーネントをインターポーザーに接合し、パッケージコンポーネント、第一の貫通孔および光子エンジンを封止する。

重要度の理由热放散, 光学I/Oモジュール, 熱電冷却器

US20230369213A1 ★★★ 全文

深溝（ディープトレンチ）コンデンサ用の接点配置

TSMC Interposer/Pkg

主担当: Dryエッチ Dryエッチ

何の発明か深溝コンデンサ用の接点配置

課題従来の半導体装置では、トレンチ間の接点配置が効率的でないことが問題となっていた。

解決手段異なる方向に延びる複数のトレンチと、それら間に配置された異なる高さのビア構造により、接点配置を最適化した。

新規性従来は単一のトレンチ内に同じ高度のビアのみが配置されていた。本発明では、異なる方向のトレンチ間に異なる高度のビアを配置することで、より効率的な接点配置を実現した。

クレーム範囲基板上に形成された複数のトレンチと、それら間に配置された異なる高さのビア構造により、半導体装置の接点配置が最適化されている。

重要度の理由深溝コンデンサ, 接点配置

US20230378132A1 ★★★ 全文

半導体パッケージおよびその製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスの製造方法と構造

課題従来の半導体パッケージ技術では、小型化と高密度集積が難しかった。

解決手段複数のダイを基板上に配置し、 Redistribution 構造を形成することで、ダイ間の接続と小型化を実現。

新規性従来はダイを直接基板に貼付けるか、またはワイヤーレスで接続する。本発明ではダイ間の接続に Dummy Metal Patterns を用いることで、より精密な配線が可能になった。

クレーム範囲半導体装置は、基板、その基板の一方側に設けられた複数のダイ、該基板の一方側に配置された封止材料、および対向する他方側の基板に設けられた第1 redistribution構造から成る。

US12068300B2 ★★★ 全文

ウェサブstrate上にチップを設置したパッケージで、出力改善

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かチップオンウェーハオンサブアセンブリ（CoWoS）の構造を改善する

課題従来のCoWoS構造では、パッケージ基板上のメタライゼーションスタックの厚さ差が歩留まりに影響を与える可能性がある。

解決手段上部メタライゼーションスタックの金属総厚を増加させ、下部メタライゼーションスタックの金属総厚を制限することで、特定の故障メカニズムの発生確率を低減または排除する。

新規性従来は上部と下部のメタライゼーションスタックの金属総厚が同じだった。本発明では上部の方が厚く、下部は薄い。

クレーム範囲コウソス半導体アセンブリであって、そのアセンブリは：ワaffer上に複数のICダイが取り付けられたインターポーザーの前面側に設けられたチップオンワaffer（CoW）サブアセンブリーを含み、通過ビアがインターポーザーを通じて貫通し、その通過ビアの端部は前面側で露出しているもの。

US20230137691A1 ★★★ 全文

有機および非有機インターポーザーのハイブリッド構造と成形構造内に埋設されたコンポーネント以及其形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かハイブリッドインターポーザーとその形成方法

課題従来のシリコンインターポーザーでは、電子部品の高度な集積化に対応できない問題がある。

解決手段有機材料と非有機材料を組み合わせたハイブリッド構造を使用し、異なる熱膨張係数を持つ層を配置することで、温度変化による損傷を軽減する。

新規性従来は単一の材料を使用していたが、本発明では有機と非有機の複合構造を使用し、異なる物理特性を持った層を組み合わせる。

クレーム範囲半導体デバイスには、半導体ダイ、パッケージ基板、およびその間に位置するインターポーザが含まれ、インターポーザは、成形材料層、該成形材料層内に配置された統合デバイス、および Through-Si ビitaguri から構成される。

重要度の理由半導体ダイとパッケージ基板間のインターポーザー、異なる材料の組合せ

US20230107847A1 ★★★ 全文

高密度マイクロバム配列とその形成方法において強化された接着性

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か金属バンプ構造を形成する方法

課題高密度マイクロバム配列とその形成方法において強化された接着性を実現すること。

解決手段金属バンプ構造は、ボンディングパッドと接触する最下面セグメント、開口部の側壁と接触するテーパ状面セグメント、および誘電体パッシベーション層上にあり内周が外周から横方向にオフセットされた環状面セグメントを有すること。

新規性従来は平坦な底面の金属バンプ構造を使用していた。本発明では、輪郭付き底面を持つ金属バンプ構造を使用することで強化された接着性を実現している。

クレーム範囲独立特許請求の範囲1は、半導体ダイに含まれる金属バンプ構造が、ボンディングパッドと接触する最下面セグメント、開口部の側壁と接触するテーパ状面セグメント、および誘電体パッシベーション層上にあり内周が外周から横方向にオフセットされた環状面セグメントを持つ構造を保護している。

重要度の理由高密度マイクロバム配列とその形成方法において強化された接着性

US12044892B2 ★★★ 全文

光子パッケージとウェーブガイドを有するインターポーザーを含むパッケージ構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザとフォトニックパッケージを組み合わせた半導体パッケージ

課題電気信号と光信号の両方を伝送・処理するための装置が必要である。

解決手段インターポーザに波導路を埋め込み、電子ダイとフォトニックダイを組み合わせたパッケージ化を行う。

新規性従来は独立したインターポーザとフォトニックパッケージを使用していたが、本発明ではインターポーザに波導路を埋め込み、電子ダイとフォトニックダイを一体化する。

クレーム範囲半導体パッケージには、以下の構造が含まれる。まず、基板上面に Redistribution ユニットとウェーイブガイドを設けた Interposer がある。このパッケージは、第一の基板、その一面に配置された Redistribution 结构，およびその上に配置されたウェーヴイド-guide を持つ第1 Interposer から構成される。

US12308321B2 ★★★ 全文

基板 routings 密度を増加させる構造およびその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か3D堆積ダイ構造とその形成方法

課題基板 routings 密度を増加させるための技術的問題。

解決手段複数の半导体ダイをスタックし、垂直方向に配線する方法。ブリッジダイを使用してダイ間の信号伝達を行う。

新規性従来は水平方向の配線のみ。本発明では垂直方向のスタッキングビアとブリッジダイを用いてダイ間の電気的接続を行う。

クレーム範囲半導体デバイス構造において、パッケージ基板に設けられた第1スタックVIAと第2スタックVIA、およびこのパッケージ基板の第1面に貼着された Semiconductor die が含まれる。

重要度の理由垂直方向の配線とブリッジダイの使用

US11955405B2 ★★★ 全文

半導体パッケージに含まれる熱インターフェース構造およびそれらの形成方法

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か半導体パッケージに含まれる熱インターフェース構造とその形成方法

課題3Dデバイスにおける冷却効率の向上と、小型化の実現。

解決手段ゲルマニウムを含む第一溶接層と界面層を使用した熱インターフェース構造により、半導体デバイスからカバーへの熱伝達を改善。

新規性従来は一般的な溶接材を使用。本発明ではゲルマニウムを含む第一溶接層と界面層を使用することで、より優れた熱伝導率を実現。

クレーム範囲半導体デバイスをカバーに熱的に接続するための構造で、第一溶接層と界面層が含まれる。

重要度の理由半導体パッケージ, 熱インターフェース構造, ゲルマニウム

US12272629B2 ★★★ 全文

半導体装置において、有機物および無機物を含むハイブリッドインターポーザー内に配置された統合デバイスを持つもの

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体装置におけるハイブリッドインターポーザと統合デバイスの組み合わせ

課題従来のシリコンインターポーザでは、小型パッケージの半導体ダイへの配線を大型基板に分散させることが困難だった。

解決手段複数の材料層からなるハイブリッドインターポーザと統合デバイスを使用し、異なる配線間で信号を効率的に伝送する。

新規性従来は単一のシリコンインターポーザを使用していたが、本発明では有機物および無機物を含む複数の材料層を使用することで、より柔軟な配線パターンと統合デバイスの配置が可能になった。

クレーム範囲半導体装置は、パッケージ基板とハイブリッドインターポーザー（少なくとも3つのインターポーザーマテリアル層から成る）を含むが、そのインターポーザーには有機インターポーザーマテリアル層と有機外層間にある非有機インターポーザーダイレクティックマテリアル層が含まれる。

重要度の理由半導体装置、ハイブリッドインターポーザ、統合デバイス

US12051632B2 ★★★ 全文

半導体パッケージ構造およびその形成方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か半導体パッケージ構造の形成方法

課題従来の半導体パッケージは、小型化と高密度化が難しかった。

解決手段新しいビア構造や再配線層を用いた複数のパッケージング手法により、より小さなサイズと高い機能性を実現した。

新規性従来は単一の基板上に積層する方法を使用。本発明では、インターポーザやダミー基板を用いた複雑な構造を形成している。

クレーム範囲半導体パッケージ構造の形成方法として、基板に第1ビア構造を形成し、その傍らに穴を掘り、インターポーザーを埋め、その周囲と基板上部に第1封止材を充填する工程を含む。

重要度の理由半導体パッケージ構造およびその形成方法

US12040289B2 ★★★ 全文

インターポーザーに含まれる銅エッジシールリング構造およびその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か有機インターポーザーに含まれる銅エッジシールリング構造とその形成方法

課題半導体ダイとパッケージサブストラートを接合する際の十分な力学的強度を確保すること。

解決手段有機ポリマー材料で作られた再分配相互接続構造を埋め込んだ有機インターポーザーを使用し、アルミニウムを含まない金属リング構造でパッケージ側バンプと再配線相互接続を囲む。

新規性従来はアルミニウムを含む金属リングを使用していたが、本発明ではアルミニウムを含まない金属リングを使用することで、より高い信頼性を実現した。

クレーム範囲半導体ダイとインターポーザーを含むボンドアセンブリにおいて、インターポーザーは Redistribution インターリク备考構造を埋め込んだインタコンネクトレベルのディエクトラ材料層から成り立つ。これらのディエクトラ材料層には有機ポリマーが含まれる。

重要度の理由インターポーザー、再分配相互接続、パッケージ側バンプ

US12494436B2 ★★★ 全文

統合 Passive Device デバイスダイおよびその形成と配置方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か集積受動素子ダイを形成する方法

課題従来の三層構造のパッケージングでは、チップ間の接続が長くなり、速度や帯域幅が低下する問題。

解決手段複数の微小突起を形成し、それらを集積受動素子に電気的に接続して、ダイシングすることでより多くの集積受動素子を形成し、チップパッケージ構造に接続する方法。また、各集積受動素子周囲にシールリングを形成し、ダイシングで単位セルを作成する。

新規性従来は単一の集積受動素子ダイを使用。本発明では複数の微小突起と集積受動素子を形成し、ダイシングすることでより多くの集積受動素子を生成する。

クレーム範囲基板上に複数の集積受動素子を形成し、それらに微小突起を形成して電気的に接続。その後、ダイシングで集積受動素子ダイを作成し、その微小突起をインタポーサーの接合ピンや微小突起に接続することで、集積受動素子ダイとインタポーサーを電気的に接続する。

US20220415867A1 ★★★ 全文

多層インターポーザー構造とその製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か多層インターポーザ構造とその製造方法を提供する。

課題従来の3Dデバイスでは、チップ間の経路長が長いことや、インターポーザの複雑さが高いことが課題である。

解決手段 serializer/de-serializerダイと高帯域幅メモリダイを近接に配置し、インターポーザを使用することで経路長を短縮し、インピーダンスを低減する。

新規性従来は独立したチップを積層していたが、本発明では serializer/de-serializerダイと高帯域幅メモリダイを近接に配置することで、経路長を短縮し、インピーダンスを低減する。

クレーム範囲独立特許1は、基板上にインターポーザを設置し、その上に半導体デバイスダイを複数配置した構造と、それを形成する工程を保護している。

US12154896B2 ★★★ 全文

3次元統合回路パッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か3次元集積回路パッケージとその形成方法

課題従来の3DICパッケージでは、接続パターンやダミーパターンの配置が一様で、製造工程が複雑化し、製品品質に影響を及ぼす可能性がある。

解決手段異なるサイズの2次集積回路構造を配置し、接続パターンとダミーパターンの形状を変更することで、製造効率を向上させ、パッケージの信頼性を確保する。

新規性従来は一様なサイズの2次集積回路構造が配置され、接続パターンとダミーパターンも同一形状だった。本発明では、異なるサイズの2次集積回路構造を配置し、接続パターンとダミーパターンの形状も異なるようにした。

クレーム範囲3DICパッケージには、異なるサイズの2次集積回路構造が配置され、接続パターンとダミーパターンの形状も異なることが特徴である。

重要度の理由3DIC package, インターポーザー, チップレット, TSV

US11973040B2 ★★★ 全文

Warp解消溝を有するインターポーザー

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かインターポーザーに反り低減トレンチを設ける方法

課題現行のパッケージング技術では、インターポーザーが熱膨張により反る問題がある。

解決手段非配線領域に異なるサイズと配置の反り低減トレンチを作成し、それぞれに異なる特性の緩和材を堆積することで反力を軽減する。

新規性従来は単一のトレンチパターンを使用。本発明では複数の異なるトレンチパターンと緩和材を使用して反力を分散させる。

クレーム範囲半導体チップパッケージ構造の形成方法として、基板を含むインターポーザーを提供し、そのインターポーザーにはフロント表面とバック表面があり、さらに ROUTING レジオンにコンダクティブなインタコネクト構造が含まれている。

重要度の理由背景技術で問題点が述べられ、解決手段も明確に示されている。

US11848246B2 ★★★ 全文

積層回路パッケージおよび方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か積層回路パッケージの形成方法

課題電子デバイスの小型化と高集積化に伴う熱管理問題

解決手段異なる厚さの集積回路デバイスをインターポーザ上に配置し、上部の放熱ダイを薄い集積回路デバイスの上に積層して封止材で覆い、その上面を同一平面にする。

新規性従来は単一厚さの集積回路デバイスを使用。本発明では異なる厚さの集積回路デバイスと放熱ダイを組み合わせる。

クレーム範囲半導体デバイスを基板に接合し、熱放散ダイが積層された複数の半導体温放散ダイを第1半導体デバイスに接着する方法を含む。

重要度の理由積層回路パッケージと放熱ダイの配置

US11764171B2 ★★★ 全文

半導体構造と方法

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か半導体装置の形成方法

課題I/Oパッドの密度が高まり、ダイのパッケージングが難しくなっている。

解決手段複数のダイをウェーファー型インターポーザに接合し、その上に相互接続構造を作成してI/Oパッドを増やす。

新規性従来はダイを直接接合。本発明では磁気コアを用いたソレノイドインダクタを形成することで、より多くのI/Oパッドを設けることができる。

クレーム範囲複数のダイをウェーファー型インターポーザに接合し、その上に相互接続構造を作成してI/Oパッドを増やす方法。

重要度の理由磁気コアとソレノイドインダクタ

US11728327B2 ★★★ 全文

積層回路パッケージおよび方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かメモリキューブを積層してロジックデバイスと接続する方法

課題従来は、2次元的な集積度向上が限界となり、直接チップを基板に接合することが困難となった。

解決手段複数のメモリデバイスをハイブリッド接合で積層し、上部メモリデバイスに導電性バンプを形成してテストを行い、ロジックデバイスと接続する。

新規性従来は直接接合か、またはインタポーザを使用して3次元的なパッケージングを行っていたが、本発明では複数のメモリデバイスをハイブリッド接合で積層し、上部メモリデバイスに導電性バンプを形成することで直接接合なしのテストと接続が可能となった。

クレーム範囲独立特許請求の範囲1は、複数のメモリデバイスをハイブリッド接合で積層し、上部メモリデバイスに導電性バンプを形成してテストを行い、ロジックデバイスと接続する方法を保護している。

重要度の理由積層回路パッケージおよび方法

US11996371B2 ★★★ 全文

チップレット・インターポーザー

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明かチップレットインターポーザーの形成方法

課題従来の半導体パッケージング技術では、小型化と高密度集積が難しくなっていた。

解決手段誘電体材料を基板として使用し、チップレット間の再配線構造を形成することで、コスト削減とストレス低減を達成した。

新規性従来はSi層や既存の基板コアを使用していたが、本発明では誘電体材料を使用し、さらにチップレット間の再配線構造も独自に形成している。

クレーム範囲半導体製造方法において、第1ダイレクトフィルムを第1カリアサブstrateに形成し、その上に1つ以上のメタリゼーションパターンを形成してインターポーザ構造を作成し、その後、該インターポーザ構造から第1インターポーザと第2インターポーザを分離し、横向きにカプセル化する方法。

重要度の理由チップレット・インターポーザー, 誘電体材料, 再配線構造

US11646255B2 ★★★ 全文

シーブラッドスタブリットインターポーザーを含むチップパッケージ構造およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージ構造とその形成方法を提供する。

課題SoCダイとHBMダイを統合したパッケージでの信号転送帯域幅が制限される問題。

解決手段Si基板インターポーザを使用し、ダイ側再配線構造に接続することで、信号転送帯域幅を向上する。

新規性従来は10マイクロメートル程度の線幅のワイヤーを使用していたが、本発明ではSi基板インターポーザを使用し、より細かい線幅で接続することで帯域幅を大幅に向上させた。

クレーム範囲半導体パッケージ構造において、一方の側から他方へと配置されたインターポーザ構造に、パッケージ側リディist配線構造、インターポーザコアアセンブリ、ダイ側リディist配線構造を含み、そのうちインターポーザコアアセンブリには少なくとも1枚のシルicon基板が含まれる。

重要度の理由Si基板インターポーザ, TSV, RDL, hybrid_bonding

US9646942B2 ★★★ 全文

バUMP高さ変動の制御メカニズム

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージにおけるバンプ構造の制御

課題チップパッケージでのバンプ高さ変動を低減する。

解決手段異なるゾーンに分けて、エッジ近くのバンプは中心部のバンプよりも幅が狭く設計され、再流工程中でも形状が変わらないようにする。

新規性従来は全てのバンプが均一な幅で設計されていた。本発明では、バンプの幅をゾーン別に制御することで、全体的なバンプ高さの変動を低減している。

クレーム範囲チップパッケージにおいて、異なるバンプ構造が形成され、エッジ近くのバンプは中心部のバンプよりも幅が狭く設計されており、再流工程中でも形状が変わらない。

重要度の理由バUMP高さ変動の制御メカニズム

US11348884B1 ★★★ 全文

有機インターポーザーに含まれるダブルレイヤーインダクタ構造およびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か有機インターポーザーにダブルレイヤーインダクタ構造を形成する方法

課題従来のファンアウトワイヤーレベルパッケージでは、適切なメカニカル強度を持つインターポーザが必要である。

解決手段本発明は、互結レベルの誘電体層に埋め込まれた再分配相互接続構造と、ボンディングレベルの誘電体層内に垂直に延びるインダクタ構造を有する有機インターポーザーを提供し、これによりメカニカル強度が向上する。

新規性従来は単一の導電コイルを使用。本発明では、下部導電コイルと上部導電コイルの2層構造を使用することで、インダクタの性能を向上させた。

クレーム範囲有機インターポーザーは、互結レベルの誘電体層に埋め込まれた再分配相互接続構造と、ボンディングレベルの誘電体層内に垂直に延びるインダクタ構造を含み、このインダクタ構造には下部導電コイルと上部導電コイルが含まれる。

重要度の理由有機インターポーザ, ダブルレイヤーインダクタ

US11410910B2 ★★★ 全文

液体冷却カバーを含む半導体パッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か液体冷却チャネルを有する半導体パッケージとその形成方法

課題電子デバイスの小型化に伴い、より高度な機能を持つ半導体パッケージの開発が必要となった。

解決手段複数の集積回路ダイを冷却チャネル付きの蓋で覆い、液体冷却剤を使用して熱を効率的に移動させる方法。

新規性従来は直接接続または他の接着材による結合。本発明では、ダイレクトコンタクトではなく、ダイレクトに結合せずに介在層を設けることが可能となった。

クレーム範囲半導体装置は、第1積層回路ダイ、その周囲を横向きに覆う封止材、および第1積層回路ダイに対して設けられた Lid（蓋）から成り、Lidの表面には複数のチャネルが設けられている。

重要度の理由液体冷却チャネル, カバー, 熱伝達ユニット

US11948930B2 ★★★ 全文

半導体パッケージおよびその製造方法

TSMC Interposer/Pkg

主担当: CMP CMP

何の発明か半導体パッケージの製造方法

課題従来のPoP技術では、小型化と高密度集積が難しかった。

解決手段貫通ビアを用いたダイスタックと redistribution 構造を組み合わせることで、小型化と高密度集積を実現した。

新規性従来は単純な接合方法を使用していた。本発明では、埋め込みコネクタと Redistribution 構造の使用により、より高度な接続が可能となった。

クレーム範囲ウェファ基板に通過ビアのセットを形成し、その通過ビアのセットはウェファ基板の厚みの一部を penetrates；その後、第1側面から見て第1接続子を通過ビアのセット上に形成し、第1接続子には突出部がある。

US11296032B2 ★★★ 全文

シーブライン inkludierende インターポーザーにシリコン貫通ビア（TSV）结构と強化されたオーバーレイ耐性を有し、その形成方法关于此标题的翻译如下：シリコンインターポーザーにThrough-SiliconVia構造を含み、Overlay耐性が向上したものおよびそれの形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かシリコンインターポーザーにTSV構造を有し、Overlay耐性が向上したチップパッケージ構造とその形成方法

課題pick and place操作による位置誤差がTSV構造との電気接続に影響を与える可能性がある。

解決手段橋ダイ上にTSV構造を持つシリコンインターポーザーを使用し、Overlay耐性を向上させる。

新規性従来はpick and place操作による位置誤差が問題だった。本発明では橋ダイとパッケージ側再配線構造との水平面の距離を短縮することで、Overlay耐性を改善した。

クレーム範囲シリコンインターポーザーにTSV構造を持つチップパッケージ構造で、橋ダイとパッケージ側再配線構造との間の水平面がダイ側再配線構造よりも近接している。

US11488898B2 ★★★ 全文

歪み有りのバム接合構造とその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か歪み有りのバム接合構造の形成方法

課題パッケージサブstrateとインタポーザ間の熱膨張差により生じる冷接合や橋接問題

解決手段電気接点間の予め計算した歪み値に基づく位置修正を行い、再流工程で接合する方法

新規性従来は単純な接合。本発明では歪みを考慮し、接点位置を修正して接合する。

クレーム範囲第一パッケージ部品の第1電気接点と第二パッケージ部品の第2電気接点の位置を決定し、これらが同じ位置にある電気接点対を形成することを含む方法。

重要度の理由冷接合・橋接問題, 風切値による位置修正

US11735572B2 ★★★ 全文

積層回路パッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か積層回路パッケージの形成方法とその構造

課題複数のデバイスダイを同一パッケージに組み込むことで実現される高度な機能性と、それらのダイ間の電気的接続

解決手段コアデバイスダイとメモリダイをインターポーザに接合し、独立受動デバイスも同様に接合。パッケージ基板と橋接ダイを追加して複数のシステムオンチップ（SoC）パッケージ間の電気的接続を実現

新規性従来は単一のデバイスダイのみを使用していたが、本発明ではコアデバイスダイとメモリダイを同一インターポーザに接合し、複数のSoCパッケージ間で電気的に接続する方法を提案

クレーム範囲半導体基板と貫通孔を有するインターポーザに、第1パッケージコンポーネントと第2パッケージコンポーネントを接合し、其中の第1パッケージコンポーネントにはコアデバイスダイが含まれる方法。

重要度の理由積層回路パッケージ、インターポーザ、コアデバイスダイ

US11424219B2 ★★★ 全文

パッケージ構造およびその製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスを回路基板に接続する3Dパッケージ構造

課題半導体ダイと回路基板間の熱膨張係数差による信頼性問題

解決手段異なるCTE値を持つ保護層と被覆材を用いることで、信頼性向上

新規性従来は同一CTE値の材料を使用。本発明では異なるCTE値を持つ保護層と被覆材を使用。

クレーム範囲半導体デバイスが電気的に接続された基板上のパッケージ構造において、半導体デバイスには対向する第1面と第2面を持つ互結構造が含まれる。

重要度の理由半導体ダイと回路基板間のCTE差による問題

US11315860B2 ★★★ 全文

半導体パッケージおよびその製造プロセス

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体パッケージとその製造プロセス

課題従来のチップへの接合によりパッケージの強度と整合性が向上し、信頼性と生産率を改善する。

解決手段110結晶方位に垂直なギャップを設けた2つのダイをインターポーザ上に配置して接合し、成形化合物で覆い切断することでパッケージ化する。

新規性従来は平行配置のダイ。本発明では110結晶方位に垂直なギャップを設けたダイを使用する。

クレーム範囲インターポーザ上に2つのダイを接合し、成形化合物で覆い切断することでパッケージ化するプロセス。ダイ間のギャップ方向は110結晶方位に垂直である。

重要度の理由半導体パッケージ、インターポーザ、ダイスタック

US11856800B2 ★★★ 全文

チップ上システム搭載半導体装置

TSMC Other

主担当: 設計設計

何の発明かチップ上システム搭載半導体装置の製造

課題従来の半導体デバイスでは、小型化と高性能化が難しくなっていた。

解決手段異なるSOICをメモリデバイスに積層し、貫通ビアと Redistribution 構造を用いて電気的接続を行うことで、小型化と高機能化を実現した。

新規性従来は単一のSOICとメモリデバイスのみを使用していたが、本発明では2つのSOICを積層し、さらに貫通ビアと Redistribution 構造を用いた接続方法を提案している。

クレーム範囲半導体装置は、第1システムオンチップデバイスと第1メモリデバイスを接合し、第1システムオンチップデバイスには第1パッシベーション層が含まれる；第2システムオンチップデバイスと第1メモリデバイスを接合し、第2システムオンチップデバイスにはパッシベーション層が含まれる装置を含む。

US11443993B2 ★★★ 全文

インターポーザー内の cavitas 包装構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザー内の cavity 包装構造とその形成方法

課題従来のパッケージングでは、チップの密度が向上するにつれて、より薄型で小型のパッケージが必要となった。

解決手段インターポーザーに cavity を形成し、半導体デバイスを収容することで、パッケージ全体の薄型化と高機能密度を実現した。

新規性従来は単純な表面接合。本発明では cavity 内に半導体デバイスを配置し、より効率的な電気接続を可能とした。

クレーム範囲半導体パッケージ構造において、基板上に配置されたインターポーザー基板が含有し、その底面には第1の cavitation が形成されている。

US11264343B2 ★★★ 全文

半導体装置用のボンドパッド構造およびその形成方法

TSMC Interposer/Pkg

主担当: Bonding BondingMetal

何の発明かボンドパッド構造とその形成方法を提供する

課題従来のワイヤートゥワイヤーボンディング技術では、金属パッド間の距離や面積が制約される問題がある。

解決手段BPVs（ボンドパッドビア）とボンドパッドを分離して形成することで、金属パッド間の距離を短縮し、面積を小さくできる。

新規性従来は一体型で形成されていたBPVsとボンドパッドを分離して形成。これにより金属パッド間の配置が柔軟になる。

クレーム範囲独立特許請求の範囲1では、半導体素子上に複数の第一コンダクティブパッドを持つインタコンネクト構造と、その上に形成されたボンドパッドビアとボンドパッドを保護しており、これらが従来とは異なる配置や構造を持っている。

重要度の理由半導体装置用のボンドパッド構造およびその形成方法

US11362026B2 ★★★ 全文

埋め込み金属絶縁体金属構造

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か埋め込み金属絶縁体金属構造の形成方法

課題チップ内の電源供給時に生じる電圧ピークを防止するためのデカップリングコンデンサの設計

解決手段異なる表面積を持つTIVと高誘電率ダイレクト材を用いた多種類のデカップリングコンデンサの形成

新規性従来は単一のTIVを使用。本発明では異なる表面積を持つ複数のTIVを使用し、より柔軟な容量設計が可能。

クレーム範囲半導体のインターポーザ構造において、ポリマー層上に配置された第1 Redistributionレイヤーと、異なる面積を持つ隔離されたコンデンサ構造群が第1 Redistributionレイヤー上に配置されており、各コンデンサ構造は通過インターポーザビア（TIV）を含む。

重要度の理由埋め込み金属絶縁体金属構造, TIV, 高誘電率ダイレクト材

US11387177B2 ★★★ 全文

パッケージ構造および同構造を形成する方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイとインターポーザを用いたパッケージ構造

課題I/O padsの密度が高まり、パッケージングが難しくなる問題。

解決手段第1RDLと第2RDLを使用し、ダイとインターポーザ間で信号伝送を実現する。

新規性従来は単一のRDLを使用。本発明では複数のRDLを使用することで、より高度なパッケージングを可能にした。

クレーム範囲半導体パッケージ構造において、ダイと第一 redistribution 層（RDL）、およびその周囲の第一絶縁層と電気的にダイに接続された第一互結構造、さらにこの構造を包む第一封止が含まれる。

US10861799B1 ★★★ 全文

バックサイドチッピングなしのダミーディエ配置

TSMC Interposer/Pkg

主担当: CMP CMP

何の発明かダミーディエを配置したパッケージ構造とその形成方法

課題従来はバックサイドチッピングが必要だったが、この発明では不要となった。

解決手段複数のパッケージコンポーネントを接合し、ダミーディエを配置してから封止する。その後、ダミーディエを切断することで、バックサイドチッピングなしで形成できる。

新規性従来はバックサイドチッピングが必要だったが、本発明ではダミーディエの配置と切断プロセスにより、バックサイドチッピングを省略できる。

クレーム範囲半導体パッケージング方法で、第1パッケージコンポーネントに第2パッケージコンポーネントと第3パッケージコンポーネントを接合し、仮のダイを第1パッケージコンポーネントに取り付け、それらを封止する方法。

重要度の理由バックサイドチッピング, dummy die, encapsulation

US11562982B2 ★★★ 全文

積層回路パッケージ及びその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か積層回路パッケージとその形成方法

課題従来の3DICパッケージでは、チップ間の接続距離が長くなり、速度低下や帯域幅制限などの問題があった。

解決手段Si基板上のインタポーザ構造を使用し、ダイスタックとバULKダイを接合することで、短い接続距離を実現し、高速化と高帯域幅を達成した。

新規性従来は異なる厚さのチップ間で直接接続。本発明では同じ厚さの接続構造を使用して互換性を向上させた。

クレーム範囲半導体パッケージにおいて、シーブローカー構造がSiを含み、シーブローカーバondingダイエクトライト層、シーブローカーバondingピン、これらのピンにそれぞれ接続されたシーブローカーバondingビア、および Redistribution Layer Structure が上部下面に配置されている。

重要度の理由積層回路パッケージ, Si基板, ダイスタック

US10971485B2 ★★★ 全文

多 Chip パッケージ内に設置されたソレノイドインダクタ

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か多チップパッケージ内でソレノイドインダクタを配置する方法

課題従来のICパッケージでは、電気的接続が扇出することで実装面積が増加し、設計上の制約が生じる。

解決手段多チップパッケージ内でソレノイドインダクタを複数配置し、各インダクタの一部を異なる構造層に配置することで、電気的接続と実装面積の最適化を達成する。

新規性従来は単一のICパッケージ内でソレノイドインダクタを形成。本発明では多チップパッケージ内で複数のソレノイドインダクタを配置し、各インダクタの一部を異なる構造層に分散させる。

クレーム範囲多チップパッケージ内に設置されたソレノイドインダクタは、複数の導電層とTSV構造を用いて形成され、各インダクタの一部が異なる構造層に配置される。

重要度の理由多チップパッケージ, ソレノイドインダクタ, TSV

US11164825B2 ★★★ 全文

コウス用選択可能な電容量配列を持つインターポーザー

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザ回路における電容量配列の選択可能性

課題チップオンウェーフオンサブストレート(CoWoS)構造において、同時スイッチングノイズ(SSN)による電源供給への影響を軽減する方法。

解決手段異なる深さに配置された接続層とヒューズ、コンデンサとの組み合わせを使用して、電源供給の品質を向上させ、同時スイッチングノイズを抑制する。

新規性従来は単一のコンデンサのみが使用されていた。本発明では、ヒューズとコンデンサの組み合わせを使用し、コンデンサの故障時にも回路動作に影響を与えないようにする。

クレーム範囲独立特許1には、異なる深さにある接続層とヒューズ、コンデンサとの配置が含まれており、これらの構成要素を用いて電源供給の品質を向上させること。

重要度の理由CoWoS, simultaneous switching noise, コンデンサs

US11164754B2 ★★★ 全文

ファンアウトパッケージと同様のものを作成する方法

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明かファンアウト底部パッケージの製造方法

課題電子デバイスの小型化と高密度化に伴う、半導体ダイの効率的なパッケージング技術が必要となった。

解決手段補強構造を有するインターポーザを使用し、ダイとパッケージデバイス間で接続することで、パッケージの剛性と放熱性能を向上させた。

新規性従来は直接接触または間接的な接続が多かったが、本発明では補強構造を持つインターポーザを使用し、ダイとパッケージデバイス間で電気的に浮遊する接続を実現した。

クレーム範囲半導体の製造方法として、基板内の開口部を作成し、その開口部に浮遊状態で電気的に接続しない補強構造を形成し、その後の工程を行う。

US11367695B2 ★★★ 全文

コンデンサ搭載インターポーザー

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かコンデンサ搭載インターポーザーを電気的に接続する方法

課題垂直積層ICにおける信号伝送中の電圧損失と、各ダイ上の回路の時間変動的な消費電力問題

解決手段複数のコンデンサとコネクタを使用して、信号線を接続し、電圧損失を軽減する。さらに、垂直積層IC内の2つの集積回路間で信号を効率的に伝送する。

新規性従来は単純なインターポーザを使用していたが、本発明ではコンデンサも搭載することで電圧損失を軽減し、消費電力の変動に対応できるようにした。

クレーム範囲半導体のインターポーザーにおいて、第一導電層に第一信号線と第二信号線を、第二導電層に第三信号線と第四信号線をそれぞれ設け、さらに第一導電層と第二導電層間に複数の capacitor を配置した構造である。

US11075133B2 ★★★ 全文

半導体パッケージ用のアンダーフィル構造およびその形成方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か半導体パッケージ用のアンダーフィル構造とその形成方法

課題半導体デバイスの微細化に伴う熱膨張差による信頼性問題

解決手段異なるCTEを持つ2層のアンダーフィルを使用し、パッケージと基板間の熱膨張差を緩和する。

新規性従来は単一のアンダーフィルを使用。本発明では低CTEの第2アンダーフィルを設け、信頼性を向上させる。

クレーム範囲半導体パッケージには、異なるCTEを持つ2層のアンダーフィルが形成され、これらはそれぞれパッケージと基板との間に配置される。

重要度の理由半導体デバイスの微細化による熱膨張差、異なるCTEを持つアンダーフィル

US10930633B2 ★★★ 全文

パッケージ統合用バッファ設計

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明かデバイスダイをインターポーザウェーハに接合し、その上に誘電体領域と貫通ビアを形成する方法

課題小型化したデバイスダイへのI/Oピン数増加により、パッケージングが難しくなって製造効率が低下している。

解決手段インターポーザウェーハに金属線とビアを用いた接合と、その上に誘電体領域と貫通ビアを形成することで、多機能化したデバイスダイのパッケージングを実現する。

新規性従来は直接表面にI/Oピンを配置していたが、本発明ではインターポーザウェーハ内の金属線とビアを介して貫通ビアを形成することで、より多くのI/Oピンを配置できる。

クレーム範囲半導体製造方法において、まず1枚のパッケージを作成し、その過程でファイバーダイスをインタポーザウェイfer waferに接合し、インタポーザウェイには金属線とビアが含まれている。その後、ファイバーダイスを取り囲む絶縁領域を形成する。

US10937743B2 ★★★ 全文

有機材料をハイブリッドパッケージに混入する方法

TSMC Interposer/Pkg

主担当: Bonding BondingCMP

何の発明かインターポーザとデバイスダイを用いたハイブリッドパッケージの製造方法

課題複数のデバイスダイを同一パッケージに統合する際のコスト削減と性能最適化。

解決手段インターポーザ上にデバイスダイを接合し、その上で導電性フィーチャを形成して電気的に接続。半導体基板を取り除き、パッケージ分割を行うことで複数の小型化されたパッケージを製造。

新規性従来はデバイスダイとインターポーザ間で直接接合。本発明では導電性フィーチャを通じた接続により、異なる技術や機能を持つデバイスダイの統合が可能となる。

クレーム範囲半導体ダイを基板に接合し、その上に互結構造を形成したインタポーザーを作成し、該ダイを第1の封止材料で封装后，附着支撑基板的一种方法。

重要度の理由半導体基板の除去と導電性フィーチャの形成

US10468339B2 ★★★ 全文

異種ファンアウト構造および製造方法

TSMC Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か異種ファンアウト構造とその製造方法

課題従来の半導体デバイスの小型化と高性能化に伴う新たなパッケージング技術の必要性。

解決手段異なる基板間で電気的に接続するためのインターポーザと導電性ピラーを用いた堆積構造と、その製造方法。

新規性従来は単一基板上にデバイスを配置。本発明では異なる基板間で導電性ピラーを介して接続する。

クレーム範囲半導体製造方法において、粘着層を基板に設置し、第1の半導体デバイスと第1のsubstrateを順次配置する工程が含まれる。

重要度の理由stacked semiconductor device, back-side 再配線層（RDL）

US10910321B2 ★★★ 全文

半導体デバイスおよびその製造方法

TSMC Interposer/Pkg

主担当: Dryエッチ Dryエッチ

何の発明か半導体装置の製造方法

課題半導体デバイスが小型化され、それに伴うコンポーネントの小型化に応じた新たな構造が必要。

解決手段Siインターポーザ上に深溝（ディープトレンチ）コンデンサとmagnetic core inductorを配置し、異なる機能を持つ受動素子を垂直方向に配置することで小型化を実現。

新規性従来は単一の平面構造。本発明では垂直方向に複数の受動素子を配置する。

クレーム範囲半導体装置において、基板上に配置されたインターポーザと、該インターポーザの一方の主面上に配置されたチップとを含むもので、該インターポーザの他方の主面はインターポーザの一方の主面に反対している。

US10651053B2 ★★★ 全文

埋め込み金属絶縁体金属構造

Ta Interposer/Pkg

主担当: Bonding BondingLitho

何の発明か埋め込み金属絶縁体金属構造の形成方法とその構造

課題チップパッケージにおいて、電源供給時の電圧ピークを防止するためのデカップリングコンデンサの集積化が必要である。

解決手段保護層上に再配線層（RDL） (RDL) を形成し、その上に TIVs を形成して MIM デカップリングコンデンサを作成し、最終的に Die と接続する。

新規性従来はチップパッケージの後工程でデカップリングコンデンサを設置していたが、本発明ではチップ製造プロセス中での集積化が可能となった。

クレーム範囲半導体のixoパッケージング方法を形成する方法において、保護層を有する載物基板を提供し、さらに該保護層上に capacitor を形成することを含む。この capacitor の形成には、保護層の一部に底金属層を沉积することを含む。

重要度の理由埋め込み金属絶縁体金属構造、デカップリングコンデンサ

US11101140B2 ★★★ 全文

半導体装置および製造方法

TSMC Interposer/Pkg

主担当: Bonding BondingLitho

何の発明かインターポーザ基板の製造方法

課題複数のデバイスダイを同一パッケージに配置する際、露光レチクルの制限によりスクライブラ線の形成が困難。

解決手段異なる3つの露光マスクを使用して、スクライブラ線と重なるオーバーハングした露光領域を形成し、複数のデバイスダイを配置する。

新規性従来は隣接領域に直接露光領域を形成。本発明では異なるマスクを使用してスクライブラ線と重なるオーバーハングした露光領域を形成。

クレーム範囲異なる3つの露光マスクを使用し、スクライブラ線と重なるオーバーハングした露光領域を形成する方法。これにより複数のデバイスダイが配置される。

重要度の理由スクライブラ線、異なる露光マスク

US10515888B2 ★★★ 全文

半導体装置およびその製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体装置とその製造方法を提供する。

課題Siインターポーザの高介電定数による電流漏れとRC遅延、および薄いインターポーザの実現困難性により、半導体デバイスの小型化が制限される。

解決手段誘電体インターポーザを使用し、RDLを含む第1相互接続層と電子部品との間で電気的な接続を行う。さらに、導電構造を介して第1相互接続層と電気導体との間の電気的接続を実現する。

新規性従来はSiインターポーザを使用し、その高介電定数による問題に対処できなかったが、本発明では誘電体インターポーザとRDLを使用することで解決した。

クレーム範囲半導体装置には、誘電体インターポーザ、第1相互接続層（RDL）、電子部品、電気導体、および導電構造が含まれる。これらの構成要素は特定の配置と接続方法を持つ。

重要度の理由半導体装置、誘電体インターポーザ、RDL

US10290571B2 ★★★ 全文

シスубstrateフリーユニットを持つパッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かSi-less インタポーザを使用したデバイスダイの形成方法

課題複数のデバイスダイを同一パッケージに統合する際の熱管理と電気接続の難しさ

解決手段ガラスキャリア上に複数の誘電体層を形成し、 Redistribution Lines (RDL) を形成して電気接続を実現。スタックビアとボンドパッドを形成し、デバイスダイをハイブリッドボンディングで固定。

新規性従来はガラスキャリアを使用していたが、本発明ではSi-less インタポーザを使用。これにより熱管理と電気接続の効率が向上。

クレーム範囲ガラス基板上に複数の絶縁層を形成し、これらの絶縁層内に Redistribution ラインとスタックされたビアを形成する方法で、該スタックされたビアは連続的な電気接続を形成する。

重要度の理由Si-less インターポーザー, glass carrier, TSV, RDL, ハイブリッドボンディング

US10510603B2 ★★★ 全文

半導体パッケージ中的导电通孔及其形成方法

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か半導体チップをインターポーザとパッケージサブストラートに接合し、その間に電気的な経路を作成する方法

課題従来の2次元的積層技術ではチップ間の接続が困難になり、3Dパッケージ化が必要となった。

解決手段インターポーザにチップを接合し、その上部と下部に絶縁層を形成して開口部を作り、その内側に金属化パターンを通じた電気的な経路を作成する。

新規性従来は単一のダイのみをインターポーザに接合。本発明では複数のダイを同時に接合し、それら間の電気的経路を形成する。

クレーム範囲半導体の製造方法として、まず第一ダイをインタポーザーの一方の面に接合し、インタポーザーは基板から成り立っておりかつ有効なデバイスを含まない。その後、インタポーザーの反対側の面に第一絶縁層を形成し、その上で開口部を模式化する工程を含む。

重要度の理由半導体パッケージ技術における課題と解決策が明確に示されている。

US10522449B2 ★★★ 全文

Si基板無しインターポーザーを有するパッケージ及びその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かSi基板無しインターポーザーを用いたデバイスダイの積層方法

課題従来のパッケージでは、半導体基板を使用して複数のデバイスダイを積層するが、そのプロセスが複雑でコストが高い。

解決手段本発明は、Si基板無しインターポーザーを使用し、複数のデバイスダイを直接積層する方法。これにより、製造工程が簡略化され、コスト削減が可能となる。

新規性従来は半導体基板を使用してデバイスダイを積層していたが、本発明ではSi基板無しインターポーザーを使用することで、新たな積層方法が提供された。

クレーム範囲複数の絶縁層を形成し、その中に複数の Redistribution ラインを形成する方法を含み、その後、これらの絶縁層を蚀刻して開口部を形成し、該開口部に材料を埋め込んで Through-Dielectric ビアを形成する方法。

重要度の理由Si基板無しインターポーザー, TSV, die_stacking, hybrid_bonding

US10854568B2 ★★★ 全文

Si基板無しインターポーザーを有するパッケージ及びその形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かSi基板無しインターポーザーを用いたパッケージとその形成方法

課題複数のデバイスダイが同一パッケージ内に配置され、熱分散のためにヒートスピreaderが必要な問題。

解決手段Si-lessインターポーザーを使用し、デバイスダイを直接ボンドする方法。さらに、ハイブリッドボンディングでバULKウェーファーを接合することで、活性・非活性デバイスのない領域を提供。

新規性従来はSi基板を使用したインターポーザー。本発明ではSi-lessインターポーザーを使用し、複数のダイを直接ボンドする。

クレーム範囲複数の絶縁層を形成し、それらの絶縁層内に複数の Redistribution ラインを形成する方法において、上部絶縁層の上面から開口部を形成するために複数の絶縁層を蚀刻する工程を含む方法。

重要度の理由Si-less_インターポーザー, TSV, hybrid_bonding

US10535597B2 ★★★ 全文

半導体構造およびその製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージデバイスの構造とその製造方法

課題従来の半導体装置は、より小さなサイズと複雑な回路を実現するために加工が難しくなっている。

解決手段TSVと再配線層を使用してインターポーザダイと半導体ダイを電気的に接続し、複数のダイを配置することで複雑さを処理する。

新規性従来は単一のダイのみ。本発明では、TSVと再配線層を使用してインターポーザダイと半導体ダイを接続し、複数のダイを配置することで機能密度を向上させている。

クレーム範囲半導体パッケージ装置において、第一 Redistribution レイヤ上に配置され、隔離されたインタポーザダイが複数設けられ、各インタポーザダイは、基板と Through Silicon Vias (TSVs) の複数を含む。

US10170457B2 ★★★ 全文

コウオス構造とその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かCOWOS構造とその形成方法を提供

課題従来の半導体デバイスの小型化と高密度集積化に伴う技術的問題：最小特徴サイズの縮小による物理的な限界、より高度なパッケージング技術が必要。

解決手段異なるウェーハ上の有効回路を積層し、インターポーザと基板間で電気接続することで小型化と高密度集積化を実現。さらに、ダイの背面にサブストラートを設け製造時の保護やパッケージ歪み軽減。

新規性従来は単一ウェーハ上のダイ配置のみ。本発明では異なるウェーハ上の複数ダイを積層し、インターポーザと基板間で電気接続することで小型化と高密度集積化を実現。

クレーム範囲COWOS構造の形成方法は、異なるウェーハ上の複数ダイをインターポーザに取り付け、その上にサブストラートを設け、さらに基板との間で電気接続を行う。また、ダイとインターポーザ間で物理的な支持を行い、最終的に熱放散カバーを装着する。

US10529690B2 ★★★ 全文

パッケージ構造および同様ものを作成する方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かダイとダミーダイをインターポーザに接合し、封止してパッケージングする方法

課題従来の2次元的な積層構造ではチップ直接接合が困難になり、3Dパッケージ化が必要となった。

解決手段複数のダイとダミーダイをインターポーザに接合し、封止することで3Dパッケージ化と戦板軽減を達成。

新規性従来は単一のダイのみ接合。本発明では複数のダイとダミーダイを接合して3D構造を作成。

クレーム範囲半導体チップをインターポーザーに電気接続子を使用して接着し、その上に別のチップを隣接させて接着する方法。

US10153222B2 ★★★ 全文

パッケージ構造および同様ものを作成する方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かダイとコンポーネントを接続し、ダミーダイを使用してパッケージ構造の歪みを軽減する方法

課題従来のパッケージングでは、チップの直接接合が困難になり、3D配線や多重ダイスタックが必要となり、歪みが問題となる。

解決手段電気コネクタを使用してダイを接続し、ダミーダイを配置することで歪みを軽減し、信頼性の高いパッケージングを実現。

新規性従来は直接接合や3D配線が必要だったが、本発明ではダミーダイを使用して歪みを軽減し、単純な接続方法で解決。

クレーム範囲ダイとコンポーネントを接続し、ダミーダイを配置してパッケージ構造を作成する方法。具体的には、ダイを接続後、ダミーダイをスクライブライン領域に配置し、カバー構造を接着して個別化する。

US10504874B2 ★★★ 全文

半導体デバイスにおける電気的隔離を提供する構造と方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体チップをインターポーザに接合する方法

課題異なる電力ドメインで動作するトランジスタ間の不意な電気的結合

解決手段異なる半導体チップをインターポーザ経由で接合し、空気隙を使用してチップ間の電気的隔離を実現。

新規性従来は直接接触または介在層を使用。本発明では小さなはんだ微凸部とインターポーザを使用してチップ間の電気的隔離を確保。

クレーム範囲複数の半導体チップをインターポーザに接合し、空気隙を介して電気的に隔離する方法。はんだ微凸部を使用してチップとインターポーザ、およびインターポーザと基板またはパッケージ間で接合。

重要度の理由半導体チップ間の電気的隔離、インターポーザ経由の接合

US9691626B1 ★★★ 全文

集積回路内の接続線パターン形成方法において、該パターンにはガンマブロックマスク部とベータブロックマスク部が含まれる

TSMC Other

主担当: Metal Metal熱処理Litho

何の発明か集積回路内の接続線パターン形成方法

課題従来の単一メタリゼーション層での複雑なパターン形成が90nm以下のピッチでは信頼性に問題がある。

解決手段異なる材料組成を持つトレンチプラグを配置し、自己整合スペーサーを使用してベータとガンマ領域を定義する。

新規性従来は単一のメタリゼーション層でのパターン形成。本発明では異なる材料組成のトレンチプラグを使用し、自己整合スペーサーで複雑なパターンを形成。

クレーム範囲異なる材料組成を持つトレンチプラグを配置し、自己整合スペーサーを使用してベータとガンマ領域を定義した後、特定の領域からトレンチプラグを除去し、ブロックマスクパターンを作成する。

重要度の理由自己整合スペーサー, ベータとガンマ領域

US9627365B1 ★★★ 全文

トリレイヤーCoWoS構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か多層コワス構造のパッケージとその形成方法

課題CPUの入出力と消費電力の要件を満たしつつ、安定した電源供給を行うための技術的問題。

解決手段金属柱を持つIVRダイとコアチップを複数層に配置し、再配線ラインで接続する方法。異なるCPUチップやIVRダイを重ねて封入することで、高密度なパッケージングを実現。

新規性従来は単一のIVRダイとコアチップのみを使用していたが、本発明では複数のIVRダイとCPUチップを組み合わせた多層構造を提案している。

クレーム範囲1. パッケージには、金属柱を有する上表面に設けられた第1インテグレーテッド Voltage Regulator（IVR）ダイ、およびこの第1 IVRダイを取り包む第1封止材料が含まれ、該第1封止材料の上表面は同一平面である。

重要度の理由Central Processing Unit, Input/output, voltage regulator, multi-tier package

US9768145B2 ★★★ 全文

多 Dies 製造構造を形成する方法包装包含重分布層

Parabellum Strategic Opportunities Fund Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明か多 Dies 製造構造を形成する方法

課題従来の製造法では、小型化と高速化の要請に対応しきれていなかった。

解決手段複数のダイを配置し、再分配層を使用して信号を効率的に配線することで、より高度なパッケージングを実現した。

新規性従来は単一ダイのみの製造。本発明では複数ダイを配置し、再分布層で接続する方法が提案された。

クレーム範囲半導体製造方法において、まず1枚の基板に1つのダイと2つのダイを配置し、それらに近接して第1密封材を形成し、さらに第1 redistribution層を電気的に1つのダイと2つのダイに接続しながら形成する工程が含まれる。

重要度の理由多 Dies 製造構造, 再分布層

US9607959B2 ★★★ 全文

ダイ接合-regionに近接して複数のマイクロ構造を配置したパッケージング装置

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か微細構造を配置したパッケージング装置を作成する

課題電子機器に使用される半導体デバイスの集積度が向上し、それに伴う小型化が必要だが、従来のパッケージングでは十分な性能を確保するのが困難である。

解決手段基板上の集積回路ダイマウント領域近くに微細構造を配置することで、アンダーフィル材料への適切な接合と流動性を制御し、小型化と高性能化を実現する。

新規性従来は基板上に直接集積回路ダイを取り付け、その周りに微細構造を配置していたが、本発明では集積回路ダイマウント領域の側面近くに微細構造を配置することで、より効率的な接合と流動性を実現している。

クレーム範囲半導体ダイを設置する基板と、該基板の側面に配置された複数の微細構造から成るパッケージング装置。これらの微細構造各々は、微細構造部から成る。

US9666520B2 ★★★ 全文

3次元スタックチップパッケージ

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明か3次元スタックチップパッケージの製造方法

課題従来の単層半導体デバイスでは、小型化と高速化が難しくなっていた。

解決手段異なる基板上のダイを直接表面接合し、via lastプロセスを使用してインターコネクトを形成することで、3次元スタックチップパッケージの製造が可能となった。

新規性従来は複数のダイやワafferを直接接合する。本発明ではvia lastプロセスを使用し、より精密なインターコネクトを実現した。

クレーム範囲半導体パッケージにおいて、第一基板の一方の面に配置された第1 redistribution層(RDL)を持つ第1ダイと、第二基板の一方の面に配置された第2 RDLを持つ第2ダイと、第1 RDLと第2 RDLを接合した半導体パッケージ。さらに、第三ダイが第一面上に第3 RDLを有している。

重要度の理由via last, RDL, die_stacking

US9978637B2 ★★★ 全文

パターン化メタルパッド形成メカニズム（複数のTSVに接続）

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か3次元集積回路構造の形成方法

課題2Dでの微細化による密度向上の物理的限界と複雑な設計要件。

解決手段パターン化された金属パッドを使用し、TSVを接続することで導電構造の信頼性と歩留まりを向上。

新規性従来はTSV上に誘電体が存在したが、本発明ではTSV上には誘電体がなく、パターン化された金属パッドを使用することで導電構造の信頼性と歩留まりが向上。

クレーム範囲半導体基板の一方の表面から対面するもう一方の表面まで延伸する2本以上の THROUGH SILICON VIA (TSV) を有し、さらに接続構造を含むインターポーザ構造。

US9633869B2 ★★★ 全文

インターポーザー搭載パッケージ及びその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザ搭載パッケージとその形成方法

課題従来のパッケージングでは、上位ダイがインターポーザワaffer上に接合され、その後に下填充が注入されて硬化されるが、このプロセスは複雑でコストがかかります。

解決手段本発明では、インターポーザにトランジスタがなく、その上面にダイを接合し、下面にはプリント回路基板を接合します。さらに、第一の封止材と第二の封止材を使用して、ダイ周囲を覆うことで、パッケージングプロセスを簡略化します。

新規性従来はトランジスタを持つインターポーザを使用していましたが、本発明ではトランジスタ無しのインターポーザを使用し、さらに第一と第二の封止材を用いてダイ周囲を覆う方法が提案されています。

クレーム範囲半導体パッケージ構造において、有効装置のないインタポーザーが含まれ、そのインタポーザーにはシリコン基板、シリコン基板の前面に設けられた互結構造、シリコン基板内の THROUGH-VIA、THROUGH-VIA に電気的に接続されたスolder リージョン、および

重要度の理由インターポーザー, molding, through-vias

US10475732B2 ★★★ 全文

高周波RFシステム向けの3DICIパッケージ統合

TSMC Interposer/Pkg

主担当: Dryエッチ DryエッチWet成膜熱処理

何の発明かSi酸化物インターポーザを使用したRF信号伝送改善

課題従来のガラスインターポーザは、干渉イオンや粗い側面によりRF信号を損なう。

解決手段高純度Si酸化物インターポーザを使用し、金属成分とイオンを含まないことでRF信号伝送を改善。

新規性従来のガラスインターポーザは金属成分やイオンを含み、干渉するが、本発明ではこれらを排除して高純度Si酸化物を使用。

クレーム範囲半導体装置において、 silicon oxide layer は金属や钾氧化物(K2O)、ナトリウム氧化物(Na2O)の添加物を含まない単層構造で、複数の导电贯穿通孔(TVs)が导电材料で充填され、silicon oxide layer を貫通している。

重要度の理由従来のガラスインターポーザの問題と、本発明による解決策

US9343431B2 ★★★ 全文

接合プロセスにおける接合率向上用構造体

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か接合プロセスにおける接合率向上用構造体を提供する

課題従来のパッケージングでは、ダイ間の隙間に下Filled材を適切に配置することが難しかった。

解決手段異なる高さの4つのダムを使用し、ダイと基板との接合部以外はダムが存在しないようにすることで、下Filled材の適切な配置を可能にした。

新規性従来は単一のダムを使用していた。本発明では、異なる高さの4つのダムを使用し、ダイと基板との接合部以外はダムが存在しないようにすることで、下Filled材の適切な配置を可能にした。

クレーム範囲半導体パッケージ構造において、下部パッケージコンポーネントと上部パッケージコンポーネントを接合する間に配置された1番目、2番目、3番目、4番目のダムが含まれる。

US9012912B2 ★★★ 全文

ウェーバー、パネル、半導体デバイス、およびガラス処理方法

TSMC Other

主担当: Litho Litho

何の発明かガラス基板上の多孔性膜形成方法とその製品

課題従来のガラス基板は厚みがあり、低温プロセスによる加工が困難であった。

解決手段薄いガラス基板にTGVを形成し、多孔性膜を形成することで、低温プロセスでの処理が可能となった。

新規性従来の厚いガラス基板では低温プロセスによる加工が困難だったが、本発明では薄いガラス基板を使用し、TGVと多孔性膜を形成することで解決した。

クレーム範囲ガラス基板の両面に複数のthrough glass vias(TGVs)を形成し、その側壁にも薄膜を形成するウェーファーやパネルの製造方法。

重要度の理由ガラス基板, TGV, 多孔性膜

US9806038B2 ★★★ 全文

チップを基板に設置する際の翹曲制御構造と方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かダイを基板に設置する際の翹曲制御構造と方法

課題温度変化によるCTE不一致がもたらすチップパッケージの翹曲問題

解決手段補強板を使用してダイと基板間のCTE不一致を緩和し、翹曲を制御する

新規性従来は温度変化による翹曲が問題。本発明では補強板を介した接合により翹曲を抑制

クレーム範囲半導体デバイスにおいて、基板に設置されたダイが右端と左端を持つこと、基板はダイの下方全体を連続して覆っていること、補強板が周囲と中心部位を持つこと。

US9362236B2 ★★★ 全文

パッケージ構造と同様の形成方法

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明かパッケージ構造を形成する方法

課題従来のパッケージングプロセスでは、半導体チップとパッケージコンポーネント間の接合部に熱ストレスによるクラックが生じることが問題となっていた。

解決手段複数のキャリア基板を組み合わせて加工し、その上にインタポーザーなどの構造を形成する方法。さらに、導電柱と通過ビアを形成することで、半導体ダイとインタポーザー間の接続を改善している。

新規性従来は単一の基板上で処理を行うか、または片面のみを加工していたが、本発明では複数のキャリア基板を使用し、双方の面を同時に或いは順次処理することで効率を向上させている。

クレーム範囲独立特許請求の範囲1は、第一のダイエリクト層を形成した後に導電柱を形成し、その後第二の基板上に配置して通過ビアを形成し、半導体ダイと導電柱を接続する方法。さらに、パターン化された犠牲層を取り除くことで導電柱の側壁が露出される。

US9287194B2 ★★★ 全文

半導体デバイス用のパッケージング装置および方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か半導体デバイス用のパッケージング装置および方法

課題従来のパッケージングでは、小型化と高密度集積化に伴う電子部品の微細化に対応するための新たな包装システムが必要。

解決手段半導体デバイスを装着したパッケージ基板上に周囲に配置された応力分離構造(SIS)と、その周りを覆う厚さが異なる被覆層を使用することで、小型化と高密度集積化に対応。

新規性従来は単一の厚さの被覆を使用。本発明では、異なる厚さを持つ被覆を使用し、中心軸沿いに構成が均一である。

クレーム範囲半導体デバイスを装着したパッケージ基板上に配置された周囲の応力分離構造(SIS)と、異なる厚さを持つ被覆層により、小型化と高密度集積化に対応する半導体デバイス用のパッケージング装置。

US9779990B2 ★★★ 全文

インターポーザーブラケット上的集成天线

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明かインターポーザーブラケット上の集積アンテナ

課題従来のオフチップアンテナは大面積でコスト高、インピーダンス不一致による性能低下。

解決手段インタポーザ基板の裏側に導電性構造を配置し、フロントサイドの接地層とTSVで接続して小型化と低コスト化。

新規性従来は大面積の接地層が必要だったが、本発明ではインタポーザ裏側の導電性構造とフロントサイドの接地層をTSVで接続することで小型化可能。

クレーム範囲半導体モジュールにおいて、無線信号の送受信に用いるインテグレーテッドアンテナ構造を有し、その構造は放射電磁波を発生させる可駆動要素と、インタポーザサブstrateの下方にある第1側に配置された第1接地平面から成る。

重要度の理由インピーダンス不一致、大面積接地層、TSV接続

US9299649B2 ★★★ 全文

3次元パッケージングと同様のパッケージを形成する方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か3次元互連構造とダイを形成する方法

課題2D ICでの密度向上に限界があるため、3D IC技術が必要となった。

解決手段複数の薄膜層と金属層からなる互連構造を作り、その一方の面にダイを直接接続し、他方の面にコネクタを設ける。

新規性従来は片面にダイを接続するが、本発明では双方の面にダイとコネクタを配置することで密度を向上させた。

クレーム範囲半導体装置において、複数の薄膜層と複数の金属層からなる接続構造が設けられ、各金属層はほぼ同じ上面積を有し、該接続構造には第1の端面がある。

重要度の理由3D IC, die stacking

US8970023B2 ★★★ 全文

パッケージ構造および同構造を形成する方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か3D IC構造とその形成方法

課題2D ICでの密度向上に限界があり、より高度な設計が必要で、さらに接点数が増加し遅延や消費電力が問題となる。

解決手段インタポーザとダイを複数層に堆積し、コネクタとビアを使用して電気的に接続することで3D IC構造を作成する。

新規性従来は単一の2D構造。本発明ではインタポーザとダイを複数層に堆積し、コネクタとビアを使用して電気的に接続することで3D IC構造を作成する。

クレーム範囲半導体装置は、第一有効面と対向する第一背面面を有する第一ダイ、第二有効面と対向する第二背面面を有する第二ダイ、およびこれらを介在させたものである。

重要度の理由背景技術・課題・解決手段に登場する語句を使用

US9252593B2 ★★★ 全文

3次元積層回路の静電放電保護および予防テストインターフェース

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3次元積層回路の静電放電保護方法

課題従来のワafferテストでは、デバイス上の静電荷が問題となる。

解決手段探針カードアセンブリと二次アセンブリを接続し、異なる電圧レベルでI/Oチャネルに印加することで、静電放電保護を行う。

新規性従来は単純なワafferテスト。本発明では、異なる電圧レベルでのI/Oチャネルの印加により、静電荷をゆっくりと消散させる。

クレーム範囲探針カードアセンブリと二次アセンブリを接続し、異なる電圧レベルでI/Oチャネルに印加することで、デバイス上の静電放電保護を行う方法。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US9305808B2 ★★★ 全文

パッケージングewithインターポーザーの方法と装置

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明かインターポーザ上に微細なバンプを使用したダイ間接続方法と装置

課題従来のパッケージング技術では、ダイ間信号伝送時の干渉や Crosstalk が問題となっていた。

解決手段微細なバンプとバンプ線をインターポーザ上に形成し、ダイ間信号伝送を直接行うことで、干渉や Crosstalk を低減する。

新規性従来は金属ラインを使用していたが、本発明では微細なバンプとバンプ線を使用することで、信号伝送時の抵抗を低下させ、ダイ間の信号伝送効率を向上させる。

クレーム範囲独立特許請求の範囲1は、インターポーザ上に微細なバンプとバンプ線を形成し、ダイ間信号伝送を行う方法を保護している。

重要度の理由micro-bump/micro-bump_line/インターポーザー

US9497861B2 ★★★ 全文

パッケージewithインターポーザーの方法と装置

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザーにダムを設置し、ダイを接続する方法と装置。

課題従来のパッケージングでは、ダイの接続部にアンダーフィルが適切に配置されず、漏れ出る問題があった。

解決手段金属層上にダムを形成し、ダイの接続部を囲み、アンダーフィルを制限することで、漏れ出さないようにする。

新規性従来はダイの接続部に直接アンダーフィルを配置していたが、本発明ではダムを使用して領域を限定し、漏れ防止を実現した。

クレーム範囲半導体装置において、基板の上に配置された金属層、その金属層上方に配置された第1接点パッドと第2接点パッド、およびこれらの接点パッド上方に配置された第1障壁部が含まれる。この第1障壁部は、導電性材料から成る第1層と非導電性材料から成る第2層を重ねた構造である。

重要度の理由dam, アンダーフィル, インターポーザー

US9431064B2 ★★★ 全文

メモリ回路とキャッシュ回路の構成

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かメモリ回路とキャッシュ回路を組み合わせた構造

課題2D ICパッケージではI/O端子数が制限されるため、より多くの入出力が必要な処理ユニットとメモリ回路の統合が困難。

解決手段異なる種類のメモリセルを使用し、高速読み出し可能なキャッシュメモリを外周に配置することで、I/O端子数を増加させ、パフォーマンスを向上させる。

新規性従来は同一ダイ上または同一プロセスで製造する必要があったが、本発明では異なる種類のメモリセルを使用し、高速キャッシュメモリを外周に配置することで異なる特性を持つ回路を効率的に統合できる。

クレーム範囲1. メモリ回路において、第一メモリ回路は第一ダイ或いは積層された複数ダイから形成され、この第一メモリ回路にはPセットの第1種類のメモリセルが含まれ、各第1種類のメモリセルセットにはQ本の入出力-terminal)がある。ここで、PとQは両方とも1より大きい整数である。

重要度の理由2.5D IC packaging, memory circuit, cache controller

US9543278B2 ★★★ 全文

離散ブロックを有する半導体装置

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か離散ブロックを有する半導体装置の製造方法

課題2Dでの微細化に限界があり、より高密度な積層構造が必要。

解決手段異なる材料で作られた接続ブロックとダイを分離して配置し、その上部に成形化合物を覆い、平面化することで高密度な積層構造を実現。

新規性従来はダイと接続ブロックを一体的に形成していたが、本発明では異なる材料で作られた離散的なブロックを使用し、それを分離して配置する。

クレーム範囲半導体装置の形成方法において、ダイと接続ブロックを提供し、その接続ブロックには積層 Passive デバイスと複数の導電要素が設けられている。その後、層を形成する工程を含む。

重要度の理由Package-on-Package, integrated passive device

US8878338B2 ★★★ 全文

インターポーザー用コンデンサおよびその製造方法

TSMC Interposer/Pkg

主担当: Metal Metal成膜Litho

何の発明かインターポーザに形成されたコンデンサとその製造方法

課題3D ICsにおけるインタポーダー上のコンデンサの形成と電気接続

解決手段貫通ビアと金属配線層を介してコンデンサを形成し、電源供給や信号伝送に使用。

新規性従来は単独のコンデンサが形成される。本発明では、インタポーダー上の貫通ビアと金属配線層との間にMIM コンデンサを形成する。

クレーム範囲半導体装置において、通過孔が至少一部を貫通するインターポーザー、その上に配置されかつ通過孔と電気的に接続される第1金属化層、およびさらに配置されかつ第1金属化層と電気的に接続される第2金属化層を有する。

重要度の理由インターポーザー, コンデンサ, MIM

US8664768B2 ★★★ 全文

定型 Through Via パターンを有するインターポーザー

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明かインターポーザーにおける定型Through Viaパターンの改善

課題高CTE不一致ストレスによるインターポーザーの欠陥

解決手段活性Through Viaは排他ゾーン外、ダミーパターンを設け通过ビア数を均一化

新規性従来は全領域にThrough Via配置。本発明では排他ゾーン内には無し、ストレス分散

クレーム範囲インターポーザーは活性Through Viaとダミーパターンを有し、特定の領域ではThrough Viaが形成されない

重要度の理由through vias, インターポーザー, stress, redistribution

US8765549B2 ★★★ 全文

インターポーザー用コンデンサおよびその製造方法

TSMC Interposer/Pkg

主担当: Metal Metal成膜Litho

何の発明かインターポーザ上のコンデンサの形成方法

課題3D ICパッケージにおいて、インタポーザ上に配置されるデカップリングコンデンサの形成が必要である。

解決手段貫通ビアと下位メタライゼーション層間にコンデンサを形成し、その構造は平面コンデンサやMIM コンデンサであり、導電層を通じて底部と顶部に接続される。

新規性従来はインタポーザ上に直接コンデンサを形成する方法が欠けていた。本発明では、貫通ビアと下位メタライゼーション層間にコンデンサを配置することで解決している。

クレーム範囲半導体製造方法において、基板を提供し、基板表面から基板内部に貫通する穴を形成し、その穴に絶縁層を形成し、さらに該絶縁層の形成後、上面に capacitor を形成する工程を含む。

重要度の理由インターポーザー, コンデンサ, MIM

US9391010B2 ★★★ 全文

多次元積層回路用の電源線フィルタ

TSMC Interposer/Pkg

主担当: CMP CMP成膜熱処理

何の発明かインターポーザ要素に組み込まれたインダクタとキャパシタンスを使用した低周波フィルタ

課題高周波ノイズによる電源ライン上の負荷回路への影響を軽減すること。

解決手段複数の層で形成されたコイルとMOScapを用いたインダクタとキャパシタンスを組み合わせた低周波フィルタをインターポーザ要素に配置する。

新規性従来は単一層でのインダクタ形成。本発明では複数層間で磁気的に結合したコイルを使用し、より効果的なフィルタ構造を実現。

クレーム範囲負荷回路と導線を通る交流ノイズから分離するための配線構成において、少なくとも1つの複数層構造を有する回路要素が含まれ、かつ至少1つの導電パスが通過している。

US8816495B2 ★★★ 全文

ヒートシンク搭載パッケージの構造と形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かダイとヒートシンクを直接接合したパッケージ構造とその形成方法

課題従来の構造では、熱伝導効率が低下するため、より効果的な熱放散が必要。

解決手段ダイは半導体基板からヒートシンクへ直接接合し、 molding 材料で包むことで、熱伝導効率を向上。

新規性従来は TIM を介して接合するが、本発明ではダイとヒートシンクを直接接合することで、熱伝導効率を改善。

クレーム範囲ダイと半導体基板から成るパッケージに、その裏面に直接接合されたヒートシンクと、両者を包む molding 材料を含む構造。ヒートシンクは半導体でできており、ダイの裏面と物理的に接触している。

US8975183B2 ★★★ 全文

半導体構造形成プロセス

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か半導体構造を形成する方法

課題従来のワイヤーボンディングやチップエッジ接続によるインターコネクト技術では、密度が低く信号パスが長い問題。TSVを使用することで高密度なインターコネクトと短い信号パスを実現し、小型化と薄型化を可能にする。

解決手段半導体基板の一部を薄膜化してTSVを作成する方法。TSVはダイ間で直接的な電気接続を形成し、高密度なインターコネクトと短い信号パスを実現する。

新規性従来はダイに近接する部分には表面金属配線のみが存在したが、本発明ではその部分から遠位にある基板の一部も薄膜化してTSVを作成。さらに、裏面金属配線を形成することでより柔軟なインターコネクト設計が可能となる。

クレーム範囲半導体構造の製造方法において、複数のダイが設置された基板を提供し、該基板にはダイに近接する第1部分と、ダイから離れた第2部分があること、また第1部分には前面 metallization が含まれることを含む。

重要度の理由半導体基板、TSV、RDL

US9006033B2 ★★★ 全文

インターポーザーフレームを用いたパッケージ製造方法

TSMC Interposer/Pkg

主担当: 成膜成膜熱処理Litho

何の発明かインターポーザーフレームを使用したパッケージ・オン・パッケージ構造の形成方法

課題従来のパッケージ技術では、小型化と高密度集積が難しかった。

解決手段インターポーザフレームを用いて半導体ダイを取り囲み、TSHとバンプを位置合わせすることで、微細な接合を実現する。

新規性従来は直接的な接合が困難だった小さな領域でも、インターポーザフレームを使用して高密度接合が可能となった。

クレーム範囲半導体ダイとインターポーザフレームを基板に接合し、インターポーザフレームが半導体ダイを取り囲む包み込み型パッケージ・オン・パッケージ構造の形成方法。

US9159589B2 ★★★ 全文

パッケージ不良を最小限に抑えるためのバム構造設計

Parabellum Strategic Opportunities Fund Interposer/Pkg

主担当: Metal Metal

何の発明かチップパッケージ用のバム構造を形成する方法

課題チップパッケージにおけるバム構造による不良を最小限に抑える。

解決手段異なる高さの銅バムを使用し、スタンドオフとバムの合計高さに対する比を制御することで不良を軽減。

新規性従来は単一の高度なバムを使用。本発明では複数の異なる高度のバムを使用し、その比を特定範囲に保つことで不良を抑える。

クレーム範囲チップパッケージ形成方法において、複数の第1コッピーポストボムが高さを持つチップを提供し、また複数の第2コッピーポストボムを提供する基板を提供する。

重要度の理由chip package, copper post bumps, standoff ratio

US9040986B2 ★★★ 全文

3次元積層回路及び抵抗測定構造物に関する方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3次元集積回路における Kelvin構造の形成方法

課題3DICにおいて、トップチップとインターポーザ間およびインターポーザとサブstrate間の接続品質を測定する方法。

解決手段導電線とテスト要素を使用して Kelvin構造を作成し、微小な solders bump の抵抗を測定する。

新規性従来は単一のトップチップに対して Kelvin構造を形成。本発明では複数のトップチップを持つ3DICでも Kelvin構造を形成可能。

クレーム範囲3次元集積回路において、複数の導電コネクタと接続された導電線とテスト要素を配置し、これらの接続点を利用して微小な solders bump の抵抗を測定する構造。

US9219039B2 ★★★ 全文

インターポーザーとノイズ抑制機能を有する半導体パッケージ

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザーとノイズ抑制機能を有する半導体パッケージの構築

課題ICダイ上のノイズ源から他の電気信号やデバイスへの影響を防ぐこと。

解決手段内部にシールド構造とデカップリングコンデンサを設け、ノイズ源からの干渉を遮断する。

新規性従来は単純な接合構造。本発明では内部のシールド構造とデカップリングコンデンサを使用してノイズを抑制する。

クレーム範囲半導体ダイと印刷基板を接続するためのインターポーザーであって、そのインターポーザーは、対向する第1面と第2面とを有し且つ複数の導電層を含む本体から成り、所述半導体ダイはインターポーザーの第1表面に接合されている。

重要度の理由インターポーザー, シールド構造, デカップリングコンデンサ

US8653658B2 ★★★ 全文

下Filled用の平坦化プローブ

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージにおけるバンプ構造の形成方法

課題チップと基板間のスタンドオフのばらつきを低減し、アンダーフィル品質を向上する。

解決手段各バンプ構造に異なる厚さの半田層と銅層を配置することで、チップと基板間のスタンドオフを均一化。

新規性従来は全てのバンプ構造に同じ厚さの半田層を使用。本発明では中心部と端部のバンプ構造に異なる厚さの半田層を使用し、チップ内およびウェーハ内の位置やパターン密度によるばらつきを最小限に抑えている。

クレーム範囲複数のバンプ構造が形成され、中心部と端部のバンプ構造には異なる厚さの半田層が配置される。また、中心部のバンプ構造には薄い銅層が使用され、端部のバンプ構造には厚い銅層が使用される。

US9837370B2 ★★★ 全文

多チップパッケージング用のバム構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か多チップパッケージング用のバンプ構造とその形成方法

課題従来のチップパッケージングでは、異なるピッチのバンプ間の接合が困難であり、製造工程が複雑化していた。

解決手段異なるピッチを持つバンプを用いて、異なるチップ間の接合を行うことで、多チップパッケージングの効率性と柔軟性を向上させた。

新規性従来は同一ピッチのバンプを使用していたが、本発明では異なるピッチを持つバンプを使用することで、複数のチップ間の接合が可能となった。

クレーム範囲多 Chip パッケージ形成方法において、まず基板に複数の第1凸部構造を有する基板に第1チップを接合し、その第1チップに複数の第2凸部構造があることを考慮に入れた上で、この第1チップを基板に接合する方法。

重要度の理由多チップパッケージング, バンプ構造, 接合

US9021412B2 ★★★ 全文

浮動シリコン基板用のTSV有りRC抽出手法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かTSV有りRC抽出手法

課題従来のRC抽出では、フローティング共通ノードによるモデル化が不十分で、精度が低下する。

解決手段EDAツールを使用し、TSVモデルとインターポーザサブシートモデルを接続し、フローティング共通ノードにより容量結合を考慮したRC抽出を行う。

新規性従来は単純なTSVモデルの抵抗・容量抽出のみ。本発明では、フローティング共通ノードによるモデル化と、TSVダイレクティブ層の形状補正を含む複雑なRC抽出を行う。

クレーム範囲半導体ウェーハモデル生成方法として、EDAツールを使用して THROUGH-SILICON VIA（TSV）モデルを作成し、そのモデルに電気的特性情報を含め、さらにTSVモデルを接続する工程を含む。

重要度の理由RC extraction, TSV model, EDA tool

US9123763B2 ★★★ 全文

パッケージオンパッケージ(PoP)構造において、コア材料の第1表面と第2表面間に配置された少なくとも1つのパッケージを含み、そのパッケージに1枚のダイが含まれる

TSMC Interposer/Pkg

主担当: CMP CMPMetal成膜Litho

何の発明かPoP構造におけるダイスタック方法

課題従来のパッケージングでは、複数のダイを効率的に積層し、信頼性と性能を向上させることが難しかった。

解決手段コア材料間に配置されたダイとRDLを使用して、複数のダイをPoP構造に効率的に積層する方法。さらに、表面と裏面に異なるダイを配置することで、より高度な機能性を実現する。

新規性従来は単一のダイのみが使用されていたが、本発明では複数のダイ（第2ダイ、第3ダイ、第4ダイ）を積層し、それぞれ異なるRDLに接続することで、より高度な機能性と信頼性を実現。

クレーム範囲パッケージ・オン・パッケージ構造であって、その構造には反対側に第一面と第二面を持つ半導体基板を有するインターポーザと、半導体基板の第一面上に形成された第1金属化パターンと、半導体基板を通る THROUGH SUBSTRATE VIAS により第1金属化パターンを電気的に接続するものである。

US9337096B2 ★★★ 全文

ウェイファーユニポーザー上にダイを成形する装置および方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理Litho

何の発明かウェイファーユニポーザー上にダイを成形する方法と装置

課題ウェイファーユニポーザー上のダイを成形する際に生じるウエハ歪みを軽減し、製造効率を向上させる。

解決手段通過ビアの形成、ダイの配置、モールド化合物による成形、ストレスリリーフ trench の形成と充填を行うことで、ウエハ歪みを軽減する。

新規性従来は単純な成形のみで対応していたが、本発明ではストレスリリーフ trench を形成し、その中に異なる材料を充填することでウエハ歪みを軽減している。

クレーム範囲ウェイファーユニポーザー上にダイを配置し、モールド化合物で成形した後、ストレスリリーフ trench を形成して充填する方法。これによりウエハ歪みを軽減し、製造効率が向上。

重要度の理由through vias, wafer warp reduction, molding process

US8832933B2 ★★★ 全文

半導体テストプローブヘッドの製造方法

TSMC Interposer/Pkg

主担当: 成膜成膜熱処理Litho

何の発明かテストプローブヘッドを製造する方法

課題半導体ウェハ上のチップを効率的に検査するために、堅牢なテストプローブヘッドが必要である。

解決手段電気放電線を使用してワークピースから支柱と探針を作り出し、それらを基板に接続する。

新規性従来は切削加工で作られた柔軟な探針に対し、本発明では逆ワイヤ放電加工により比較的剛性の高い探針を製造する。

クレーム範囲半導体テストプローブヘッドの製造方法として、電気伝導性材料からなるワークピースを用意し、電気放電線を使用して第一軸方向に複数の第1チャネルを切削し、その後、複数の第2チャネルを切削する工程を含む。

US8760255B2 ★★★ 全文

無線通信用のフェロマグネティック材料を利用した通信

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か無線通信用のフェロマグネティック構造

課題3Dパッケージでの垂直積層IC間の接続にTSVを使用するとコストが増加し、またμ-bumpsは脆弱で損傷する可能性がある。

解決手段無線通信のために各基板のBEOL層内でコイルを形成し、互いに相互インダクタンスを持つように配置することで信号や電力を無線で伝送する。

新規性従来は有線接続を使用していたが、本発明ではフェロマグネティックコアを利用した無線通信を実現。

クレーム範囲独立クレーム1は、上下に配置された2つの半導体基板間に設けられた互いのコイル間で信号や電力を無線で伝送するためのフェロマグネティック構造。独立クレーム12も同様の構造を保護している。

重要度の理由無線通信、フェロマグネティックコア

US9053949B2 ★★★ 全文

半導体装置および該装置に関連する方法であって、熱分散部にプロトリュージョンを有するもの

Global Unichip Corporation Interposer/Pkg

主担当: 熱処理熱処理

何の発明か半導体温分散装置とその製造方法

課題従来の半導体装置では、 Dice間の信号伝送と高密度集積化に加え、熱放散が不十分である。

解決手段複数のDiceを基板上に配置し、各Diceとサブパッケージシステムとの間にインターポーザを設置。さらに、ヒートスプレッダを用いて効率的な熱放散を行う。

新規性従来は Dice間の垂直積層が主で、水平方向の Dice配置とサブパッケージシステムの配置が欠けていた。本発明では、Diceとサブパッケージシステムを基板上に部分的に重複して配置し、効率的な熱放散を行う。

クレーム範囲半導体温分散装置は、基板上の Diceとサブパッケージシステムの配置により、 Dice間の信号伝送と高密度集積化を実現しつつ、効率的な熱放散も可能とする。

重要度の理由基板, first_die, sub-package_system, インターポーザー, heat_spreader

US9159564B2 ★★★ 全文

THROUGH-SILICON-VIASを Shielding する方法在無電源インターポーザー内において

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かパッシブインターポーザ内のTSVをシールドする方法

課題TSV間の信号干渉を防ぐための効率的なシールド方法が必要である。

解決手段高濃度pドープされた上部と Shielding Lines を用いて TSV のシールドを行う。Shielding Lines は TSV 間に形成され、TSV と pドープ部分を分離する。

新規性従来の Guard Rings 方法では全ての TSV がシールドできないが、本発明では Shielding Lines を用いてより多くの TSV がシールド可能となる。

クレーム範囲パッシブインターポーザ内のTSVをシールドするための構造。基板を正イオンでドーピングし、Shielding Lines を形成することでTSV間の干渉を防ぐ。

重要度の理由高濃度pドープ, Shielding_lines, TSV

US9105533B2 ★★★ 全文

片面凹入部を有するバム構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かバンプ構造とその配列を提供する

課題従来のBOT構造では、金属バムが狭い接続メタルトラースに直接接合されるため、技術的な挑戦がある。

解決手段本発明は、リフローされたはんだ材料が充填できる凹部を持つバム構造を提供し、より効率的なチップ面積を使用する。

新規性従来の平坦なバムと異なり、本発明ではバムに凹部があり、リフローされたはんだ材料が充填される。

クレーム範囲バンプ構造は、両端を持つ側面と反対側を持ち、一方の側面にはリフローされたはんだ材料が充填できる凹部がある。

US8872345B2 ★★★ 全文

半導体基板における接地済みシリコン貫通ビア（TSV）S の形成

TSMC Interposer/Pkg

主担当: Dryエッチ DryエッチWetLitho

何の発明か半導体基板における接地済みシリコン貫通ビア（TSV）S の形成方法

課題インタポーザ上のシナプス間伝達線路効果とクロスコッピングによる信号遅延

解決手段TSV周囲にリンレイ層を形成し、ILD層内に trench を開設して接地することで信号品質を向上。

新規性従来は単純な TSV 形成。本発明では TSV 周囲にリンレイ層を形成し、接地することでクロスコッピングを軽減。

クレーム範囲半導体製造方法において、 Semiconductor substrate を提供し、その半导体基板の一方の面から他方の面に貫通するTSV開口を形成する工程を含む。

US8501590B2 ★★★ 全文

インタポーザー組み立て用のダイス装置および方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理Litho

何の発明かダイス装置によるインタポーザアセンブリの製造方法

課題インタポーザ上に複数のダイを配置し、これらのダイ間で垂直積層を行う際のダイシング工程における破損や損失の問題

解決手段インタポーザアセンブリのダイ面にダイを固定し、スペーサーと接着テープを使用して隙間を埋め、スクライブ領域を切断することでダイを分離する方法

新規性従来はダイシング時に破損や損失が発生していたが、本発明ではスペーサーと接着テープを使用することでこれらの問題を解決している。

クレーム範囲半導体ダイが配置されたインタポーザ基板の片面に定義された刻痕領域のある1枚或多枚の積層回路チップを含むインタポーザ組み立てを受け取り、その片面をテープ組み立てに固定する方法。

重要度の理由インタポーザ, TSV

US8673775B2 ★★★ 全文

半導体構造を形成する方法

TSMC Interposer/Pkg

主担当: CMP CMPLitho

何の発明かTSV構造を形成する方法

課題2Dでの集積度向上に限界があり、3D ICが必要となった。

解決手段TSV開口部を形成し、その内側に誘電体層と導電性材料を配置してTSV構造を作り、その後金属線を形成する。

新規性従来は単純なCMPで除去したが、本発明では部分的な誘電体層の削除を行うことでより精密な形状を得る。

クレーム範囲半導体構造を形成する方法において、以下の工程を含む方法：基板に THROUGH-SILICON-VIA（TSV）開口部を形成し、その基板全体およびTSV開口部内に連続して延びる絶縁層を形成し、該絶縁層の上に少なくとも1種類の導電材料を形成する工程。

US8269350B1 ★★★ 全文

基板の高接地抵抗におけるスイッチングノイズの低減

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か基板上のTSVによるノイズ低減

課題互穿型積層回路において、TSV間で信号がノイズにより干渉し合う問題。

解決手段アクティブTSVとダミーTSVを組み合わせた構造により、TSV間のノイズ伝播を抑制する。

新規性従来は単一のTSVを使用。本発明ではアクティブTSVとダミーTSVを組み合わせることで、ノイズ干渉を低減。

クレーム範囲半導体チップの構造において、基板と贯穿配線孔（TSV）群から成る互結部品を有し、該TSV群にはアクティブTSVが含まれ、その両端を持つ。

重要度の理由高接地抵抗、TSV、ダミーTSV

US8901735B2 ★★★ 全文

半導体チップパッケージング用接続器設計

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か半導体チップパッケージング用接続器の設計

課題再流工程での溶融はんだによるブリッジングや接合品質低下

解決手段非湿潤層を金属ピラーと金属カバーに配置し、溶融はんだからの湿潤性を制御する。

新規性従来の直接接触構造から非湿潤層を使用することで、溶融はんだによるブリッジングや接合品質低下を防ぐ。

クレーム範囲半導体装置において、ポリマー層の上面に配置された銅含有金属柱と、該金属柱の側面に設けられた第1非润湿层とを有するもの。

重要度の理由再流工程でのブリッジング問題と非湿潤層の使用

US9671457B2 ★★★ 全文

3D ICテスト装置

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3D ICのテスト装置と方法

課題3D IC内のTSV連接構造を効率的にテストする方法

解決手段複数のプローブを使用して3D IC内のTSVを電気特性測定し、微細な接合体や半導体ダイを介して探針とTSV間の電気経路を作成。

新規性従来は個別にTSVをテストする必要があったが、本発明では複数のプローブを使用し、微細接合体や半導体ダイを介して連続的な電気経路を作成することで効率的にTSVの電気特性を測定できる。

クレーム範囲装置下部側の複数のビアに対応する探針を有するテストセットアップを、電気的に半導体ダイと接続された上部基板に接続し、各探針が対応するビアとalinされている方法。

重要度の理由3D IC, TSV, probe card

US9704766B2 ★★★ 全文

3次元積層回路パッケージシステム用のインターポーザーおよびその設計方法

TSMC Interposer/Pkg

主担当: Bonding BondingLitho

何の発明か3次元積層回路パッケージシステム用のインターポーザーとその設計方法

課題2D ICでの物理的な密度制限と、増加するインターコネクトによるRC遅延と消費電力の問題

解決手段テスト可能なプローブパッドとバンプを設置し、再配線層内で接続することで、インターポーザーの故障検出が可能にした。

新規性従来はインターポーザーにテスト機能が無かった。本発明ではプローブパッドとバンプを設置し、再配線層内で接続することで故障検出が可能となった。

クレーム範囲インターポーザーにはプローブパッドとバンプが設置され、再配線層内で相互に接続される構造。これにより、インターポーザーの故障をテストできるようになる。

重要度の理由背景技術・解決手段・独立クレーム

US9958895B2 ★★★ 全文

バンドギャップリファレンス装置および方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か温度とプロセスを補償したバンドギャップ基準回路の提供

課題バンドギャップ基準回路の温度係数をゼロにするためのトリミング手順がコストを増加させる。

解決手段異なる温度特性を持つ2つの集積回路ダイをスタックし、それぞれのバンドギャップ基準回路の出力を組み合わせることで温度補償された基準信号を得る。

新規性従来はトリミングが必要だったが、本発明では異なる温度特性を持つ2つのダイを使用することで自動的に温度補償される。

クレーム範囲半導体装置において、温度補正回路が第一非ゼロ温度漂動係数を持つ第1バンドギャップ参照回路を含み、その温度補正回路には絶対温度に比例する回路要素が含まれる第1積層回路ダイから成るもの。

重要度の理由bandgap reference, temperature compensation, stacked dies

US9686865B2 ★★★ 全文

インターポーザーを基盤とするネットワーキングパッケージ

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かネットワークパッケージの構造を提供する。

課題共有バスを使用したメッセージ送信では帯域幅が制限され、異なるプロトコルでエンコードされたメッセージの同時伝送が不可能。

解決手段インターポーザに内蔵されたネットワークユニットと機能要素を用いることで、異なるプロトコルでエンコードされたメッセージの非重複信号リンク経由での同時伝送を実現。

新規性従来は共有バスを使用。本発明ではインターポーザ内にネットワークユニットを配置し、機能要素間の通信を改善。

クレーム範囲インターポーザとネットワーキングユニット、複数のネットワークインターフェースユニット、および接続された機能要素から構成されるパッケージ。

US9406597B2 ★★★ 全文

分散型電源を含むインターポーザーと電圧調整器を備えた積層回路システム

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か積層回路システムにおける電圧レギュレーション

課題VRMが遠隔配置されると、長距離配線による抵抗とインダクタンスが問題となり、効率低下やノイズを引き起こす。

解決手段バック面に設置されたボンドパッドを通じてVRMを配置し、各回路ブロックへの電圧供給を最適化する。

新規性従来はVRMが独立したICとして遠隔配置され、配線による損失やノイズがあった。本発明ではVRMをインターポーザに接続し、回路ブロック近くに配置することでこれらの問題を解決する。

クレーム範囲半導体システムは、インタポーザと接続された第1積層回路から成る集積回路システムを含む。この第1積層回路上に前方表面に設けられた第1ボンドピンを通じて、インタポーザとの電気的接続が第1位置で行われる。

重要度の理由VRMの位置付け、配線による損失とノイズ

US8759150B2 ★★★ 全文

ダイスをインターポーザーに接合する方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かダイをインターポーザウェハに接合する方法

課題従来のプロセスでは、2つのキャリアが必要でコストが高くなる。

解決手段ダイをインターポーザウェハの前面に結合し、接着剤で埋め、研削を行い、TSVを露出させ、金属バンプを形成する。

新規性従来は2つのキャリアを使用して2回ずつ接合と解離が必要だったが、本発明では1つのインターポーザウェハで実施できる。

クレーム範囲複数のダイをインタポーザウェイファの前面に接合し、そのインタポーザウェイファには、基板と複数のサブストラートビア（TSV）が含まれており、これらのTSVは基板の前面から基板内部まで延伸しているという工程を含む方法。

重要度の理由従来のプロセスと比較してコスト削減が可能

US9691840B2 ★★★ 全文

円筒型埋設コンデンサ

TSMC Interposer/Pkg

主担当: CMP CMPLitho

何の発明か円筒型埋設コンデンサの製造方法

課題従来の平面型コンデンサは大面积を必要とし、 trench型MOSコンデンサは製造プロセスが複雑である。

解決手段異なる開口部に異なる導電層を形成し、その後の平坦化工程によりコンデンサとTSVを形成する。

新規性従来の平面型またはtrench型とは異なり、本発明では異なるサイズの2つの開口部を使用し、それぞれに異なる構造を形成することでコンデンサとTSVを同時に製造する。

クレーム範囲独立特許請求の範囲1は、異なる形状の2つの開口部に異なる導電層を形成し、その後の平坦化工程によりコンデンサとTSVを形成する方法を保護している。

US8426961B2 ★★★ 全文

埋め込み3Dインターポーザー構造

Parabellum Strategic Opportunities Fund Interposer/Pkg

主担当: Litho Litho

何の発明か埋め込み3Dインターポーザー構造を形成する方法

課題2次元的な積層回路の密度向上に物理的限界があることと、それに伴うRC遅延や消費電力の増加。

解決手段複数のTSVが貫通した基板上に埋め込みダイを配置し、金属バンプを介して接続することで3次元的な積層構造を実現。

新規性従来は2D積層回路で制限があったが、本発明ではTSVと金属バンプを使用した埋め込みダイの配置により3D積層が可能となった。

クレーム範囲半導体装置であって、その装置には：基板と、基板上に設けられた至少一つの絶縁層と、基板を通る複数のthrough-substrateビア（TSV）と、少なく一つの絶縁層内に設けられ且つTSV群と電気的に接続された第1金属突起物とを有するインターポーザーとを含む。

重要度の理由埋め込みダイ、TSV、3D積層

US9287172B2 ★★★ 全文

ガラス上に設置したインターポーザーを含むパッケージingethod

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かガラス基板にSiインターポーザを接合する方法

課題SiインターポーザとPCB間のCTE差により生じる信頼性問題

解決手段Siインターポーザとガラス基板間に酸化膜層を介して接合し、信号損失が少ないガラス基板を使用する。

新規性従来はSiインターポーザとPCB間で直接接合。本発明では、Siインターポーザとガラス基板間に酸化膜層を介して接合し、さらにガラス基板内にTSVを形成。

クレーム範囲半導体の製造方法として、基板とTSVを有するインターポーザーを提供し、その表面に第1酸化膜を形成し、溶融接合によりガラス基板をインターポーザーに接合します。

重要度の理由CTE差による信頼性問題、酸化膜層とTSVの使用

US9373673B2 ★★★ 全文

3次元インダクターやトランスフォーマ

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か3次元インダクターやトランスフォーマを形成する構造

課題2D ICでのインダクターとトランスフォーマの積層による面積増大と、それに伴う抵抗上昇とQ因子低下。

解決手段3次元構造でインダクターやトランスフォーマを形成し、異なるコイルを独立に形成することで面積効率を向上。

新規性従来は2D ICでの積層により面積が増大したインダクターとトランスフォーマ。本発明では3次元構造で独立のコイルを形成し、面積効率を改善。

クレーム範囲半導体ダイに第一金属化層と第二金属化層を設け、さらにインターポーザーも同様の構造を持つ半導体構造。

重要度の理由インダクター,トランスフォーマ,3D構造,TSV

US8698306B2 ★★★ 全文

基板接触開口

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かUBM構造を提供する

課題従来のBGAパッケージでは、接触部へのストレスが問題となり、信頼性が低下する。

解決手段非平面な導体パッドとバッファ層を使用し、基板間の接続を改善する。

新規性従来は平面な導体パッド。本発明では非平面な導体パッドを使用してストレス分散を行う。

クレーム範囲半導体構造には、第1基板を持つ集積回路ダイが含まれ、その上に第2基板があり、この第2基板には第1接触パッド、第1接触パッドの上に配置された開口部を有する第1バッファ層があり、該開口部は少なくとも一部の第1接触パッドを露出している。

重要度の理由基板接触開口、非平面な導体パッド、バッファ層

US8455995B2 ★★★ 全文

インターポーザー内の異なるサイズのTSVによるダイの接合

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かインターポーザー内の異なるサイズのTSVによるダイの接合

課題2D集成における物理的な密度制限と、それに伴うRC遅延や消費電力の増加。

解決手段異なる長さと横幅を持つ複数のTSVをインターポーザーに形成し、それらをダイに接続することで3D集積回路の実現。

新規性従来は同一サイズのTSVを使用。本発明では異なるサイズのTSVを使用してダイを接続。

クレーム範囲半導体装置において、基板に穴が穿たれたインタポーザと、その基板内に形成されていない積層回路デバイスを有し、複数の THROUGH-SUBSTRATE VIAS（TSVs）が基板を通って penetrates 通过的) するもの。

重要度の理由シリコン貫通ビア（TSV）, インターポーザー, DIE STAKING

US9385095B2 ★★★ 全文

3次元半導体パッケージ用のダイ cavity を有するインターポーザー

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か3次元半導体パッケージ用のインターポーザーとその製造方法

課題2D ICでの密度向上に限界があるため、3D ICの実現が必要。

解決手段複数のダイを積層し、TSVとRDLを使用してダイ間および基板との電気的接続を形成。

新規性従来は直線的な相互接続を使用。本発明ではインターポーザーと基板間で曲線的な相互接続を使用し、より効率的な配線を実現。

クレーム範囲複数のダイを積層し、TSVとRDLを使用して電気的接続を形成する方法。インターポーザーは基板に直接取り付けられ、ダイ間および基板との信号通信が可能。

重要度の理由背景技術と独立クレームに登場する語句

US10297550B2 ★★★ 全文

3次元IC構造：インターポーザーとダイバONDing用接続構造を有するもの

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か3次元IC構造におけるインターポーザとダイ接合

課題2D ICでの物理的な密度制限と、デバイス間の増加するインターコネクト数によるRC遅延と消費電力の問題。

解決手段基板上にTSVを形成し、インターポーザ上に複数のダイを接合することで3D IC構造を実現。

新規性従来は単一のダイのみ。本発明では、インターポーザ上に複数のダイを配置し、それぞれ異なるインターコネクト構造と接続する。

クレーム範囲独立クレーム1は、基板上のTSVと互換接続構造を持つインターポーザ、その上に接合された2つのダイ（上部と下部）を保護している。

US20110193235A1 ★★★ 全文

ディスクリート内蔵型3DICアーキテクチャ

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か3DICアーキテクチャにおけるデバイス構造

課題2D ICでの物理的な密度制限と、それに伴うRC遅延増加と消費電力上昇。

解決手段インターポーザに開口部を設け、第1ダイと第2ダイを堆積する構造。TSVsや Redistribution Lines を用いることで垂直方向の堆積を可能にする。

新規性従来は水平方向のみの堆積だったが、本発明では垂直方向にもデバイスを堆積できるようにした。

クレーム範囲独立特許1は、インターポーザ上に設けられた突起と開口部を利用して第1ダイと第2ダイを堆積する構造。独立特許8は、TSVsと複数の接合点を持つインターポーザを使用し、垂直方向のデバイス堆積が可能。独立特許14は、 Redistribution Lines を用いた垂直方向の堆積方法。

重要度の理由Three-dimensional integrated circuits, TSVs, die stacking

US8242591B2 ★★★ 全文

絶縁ハンドル基板への静電吸着

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か誘電体透明ハンドル基板への静電吸着方法

課題非標準ピッチのC4パッドを持つ半導体チップを標準ピッチのパッケージ基板に接合するための方法。

解決手段誘電体透明ハンドル基板の裏面に全面導電膜または導電ワイヤメッシュを形成し、半導体基板と接合して薄膜化することで、静電吸着が可能となる。

新規性従来は直接的な接合方法を使用していた。本発明では誘電体透明ハンドル基板の裏面に全面導電膜または導電ワイヤメッシュを形成し、薄膜化することで静電吸着が可能となる。

クレーム範囲誘電体透明ハンドル基板の裏面に全面導電膜または導電ワイヤメッシュを形成し、半導体基板と接合して薄膜化した構造を静電吸着する方法。

US7842548B2 ★★★ 全文

P-through硅通孔组装用夹具

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かTSVインターポーザウェーハの取り扱い方法

課題TSVインターポーザウェーハが薄いため、取り扱いが難しい。

解決手段UVテープを照射してガラスキャリアを取り除き、真空プレートに固定する。

新規性従来はUVテープを使用して直接取り付けられていたが、本発明ではUV光照射により取り外し可能にした。

クレーム範囲SILICONE WaferをUVテープで第二面に設置したガラスキャリアで保持し、第一面上に真空保持器を適用して SILICONE Waferを把持する方法。

重要度の理由handling, TSV インターポーザー, UV tape removal

US20090194829A1 ★★★ 全文

MEMSパッケージングに内蔵回路ダイ Included Circuit Dies

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かMEMSデバイスとICダイを組み合わせたパッケージング

課題MEMSデバイスとICダイを統合したシステムインパッケージ化による高密度集積と小型化、低RC遅延と電力消費の実現。

解決手段垂直コネクタを使用してMEMSデバイスとキャップセクション間の短い電気接続を提供し、高い集積密度と小型化を達成。

新規性従来は独立したMEMSデバイスとICダイを使用。本発明では垂直コネクタによる直接的な電気接続により、より高度な統合が可能。

クレーム範囲MEMSには、第一の端子群を有するMEMSデバイスと、至少一つの通過孔と少なくとも一つのマイクロ電子デバイスを含むカップセクションと、第二の端子群を有するものが含まれる。これらのデバイス間は電気的に接続されている。

重要度の理由MEMS device and IC dies are electrically coupled through the first plurality and the second plurality of terminals.

US8945998B2 ★★★ 全文

プログラム可能な半導体インターポーザーおよび電子パッケージの形成方法

TSMC Interposer/Pkg

主担当: Bonding Bonding

何の発明かプログラマブル半導体インターポーザとその形成方法

課題ICダイ上のI/O接続数増加による熱膨張差問題

解決手段Si基板上に垂直インタコンを持つ半導体デバイス配列を形成し、表面に接触パッドを配置することで柔軟な電気接続を実現。

新規性従来は固定型インターポーザ。本発明ではユーザーが選択的にデバイスを接続して「仮想」デバイスを作成できる。

クレーム範囲半導体インタポーザの形成方法は、基板の第1表面に绝缘材料上に複数の电气参数を持つ半導体デバイスの配列を形成することを含む。各半導体デバイスは垂直方向に配置されている。

US7576435B2 ★★★ 全文

低コストで超精密な積層回路パッケージング技術

Advanced Manufacturing Innovations Inc. Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージ構造とその形成方法を提供する。

課題従来のインターポーザを使用した回路パッケージングでは、半导体ダイの接合パターン間隔が狭くなるため、接合パターン間隔の調整が困難である。

解決手段本発明は、金属対金属結合を用いた複数のボンディングパッド間の接合により、半导体ダイとインターポーザ間の接合パターン間隔を精密に制御する。

新規性従来は金属接合ピンやスolder bumpsを使用していたが、本発明では金属対金属結合を使用することで、より精密な接合が可能となる。

クレーム範囲インターポーザと半导体チップの間に金属対金属結合を用いた複数のボンディングパッド間の接合を行う半導体パッケージ構造。

重要度の理由金属対金属結合, TSV, ハイブリッド接合

KR20220032918A ★★★ 要約

Hybrid bonding structure and semiconductor device having the same

SAMSUNG ELECTRONICS CO LTD 2022-03-15 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体贴装構造とその製造方法

解決手段Sn-Ag-Cu、Sn-Bi、Sn-Bi-Ag、またはSn-Ag-Cu-Ni合金からなるソルダーボールとインプリンティング Paste を含むハイブリッド接合構造を提供し、その境界領域は42.0〜45.0 GPaの弾性係数を持つ。

新規性従来は特定の合金を使用するソルダーボールとインプリンティング Paste の組み合わせが提案されていなかった。本発明では、Sn-Ag-Cu、Sn-Bi、Sn-Bi-Ag、またはSn-Ag-Cu-Ni合金からなるソルダーボールと特定のPasteを使用することで、接合強度を向上させることができる。

クレーム範囲[原文] 1. The method of claim 10, The metal thin film is a hybrid junction structure comprising at least one of Au, Ag, Sn, In, Cu, or Ni. 제1 항에 있어서, 상기 솔더 볼이 Sn－Ag－Cu 합금, Sn－Bi 합금, Sn－Bi－Ag 합금, 또는 Sn－Ag－Cu－Ni 합금으로 이루어진 군으로부터 선택되는 적어도 1종의 합금을 포함하는 하이브리드 접합 구조물. According to claim 1, A hybrid junction struc

重要度の理由ハイブリッド接合構造, Sn-Ag-Cu, Sn-Bi, 弾性係数

KR20210067768A ★★★ 要約

semiconductor package having interposer

SK HYNIX INC 2021-06-08 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにインターポージャーを設置する方法

解決手段インターポージャーは上部チップ接合ピンと下部チップ接合ピン間の電気的接続を実現し、対称配置された上部左ピンと右ピンを通じた1つの管轄ビア電極と、それらを重ね合わせる下部左ピンと右ピンを通じた別の管轄ビア電極を使用する。

新規性従来は単純な接合構造が使用されていた。本発明では対称配置された上部ピンと下部ピンを用いた複雑な接続構造が導入されている。

クレーム範囲インターポージャーには、対称配置された上部左ピンと右ピンがあり、それぞれのピンは異なる管轄ビア電極を通じて電気的に接続される。さらに、下部ピンも同様に配置され、これらがまた別の管轄ビア電極を通じて接続される。

重要度の理由インターポージャー, 管轄ビア電極

US20240113004A1 ★★★ 全文

Connecting a chiplet to an interposer die and to a package interface using a spacer interconnect coupled to a portion of the chiplet

ADVANCED MICRO DEVICES INC 2024-04-04 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットをインタポーザダイとパッケージインターフェースに接続する構造

課題従来の高出力配線は、チップレットが積層される部分への電力供給を阻害する。

解決手段インタポーザダイ上にチップレットの一部をカーリングさせることで、高出力配線とチップレット間の接続を実現。

新規性従来は高出力配線を使用し、チップレットを並列配置していたが、本発明ではインタポーザダイ上にチップレットの一部をカーリングさせることで解決。

クレーム範囲インタポーザダイとチップレット間の接続構造を保護しており、インタポーザダイ上の一部が高出力配線に接続され、チップレット側はカーリングされた状態で接続される。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用。

US20240145395A1 ★★★ 全文

Interconnect architecture with silicon interposer and emib

INTEL CORP 2024-05-02 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージの構造を提案

課題HPC用CPUとDRAM間の帯域幅制限と、より高いメモリ帯域幅と低消費電力が必要な問題。

解決手段複数のダイスタックを水平方向に配置し、垂直方向にも配置することで、より広範囲のメモリ接続を実現。

新規性従来は単一または積層ダイで配置。本発明では水平と垂直方向に複数のダイスタックを配置する。

クレーム範囲電子パッケージには、互いに水平と垂直に配置された複数のダイスタックが含まれる。

重要度の理由HPC, CPU, DRAM, die stack

US20230207475A1 ★★★ 全文

Hybrid bonded stacked memory with tsv as chiplet for package structure

INTEL CORP 2023-06-29 Interposer/Pkg

主担当: Bonding Bonding

何の発明かチップレットモジュールとデイスマージャリング構造

課題大規模な単一ダイの製造が難しくなるため、ダイを分割し、複数のダイやチップレットを使用する必要性。

解決手段TSVを用いたハイブリッドボンディングインターフェースでチップレットを電気的に接続し、大規模なデイスマージャリング構造を実現。

新規性従来はL3キャッシュが単一のダイ上に配置されていたが、本発明では異なるダイ間でTSVを使用してチップレットを接続することで、より効率的なメモリアクセスを可能にする。

クレーム範囲複数のダイとチップレットを異なるモールド層に配置し、ハイブリッドボンディングインターフェースで電気的に接続する構造。

重要度の理由TSV, ハイブリッドボンディング, die stacking

US20240258272A1 ★★★ 全文

Integrated circuit device with stacked interface chiplets

MARVELL ASIA PTE LTD 2024-08-01 Interposer/Pkg

主担当: Metal Metal

何の発明か主集成路芯片与串行接口芯片堆叠的集成电路装置

課題SerDes接口占用大量面积和功率，影响主集成路芯片的功能电路区域。

解決手段将串行接口芯片作为次级芯片堆叠在主集成路芯片上，并通过垂直硅通孔连接功能电路与串行接口电路。

新規性从主集成路芯片到次级芯片的信号传输路径采用垂直硅通孔，有效利用了主集成路芯片的表面区域。

クレーム範囲[原文] 1. An integrated circuit device comprising: a main integrated circuit die having functional circuitry configured to communicate over a network through one or more high-speed communications interfaces; at least one secondary integrated circuit die including serial interface circuitry, each secondary

US20240371410A1 ★★★ 全文

Apparatus including multiple high bandwidth memory cubes

MICRON TECHNOLOGY INC 2024-11-07 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリキューブをGPUに接続する装置

課題GPU向けのメモリ容量と帯域幅の増加により、HBMスタックの拡張が難しくなっており、これによって発生する熱負荷が性能に悪影響を及ぼす。

解決手段2つ以上のHBMキューブをGPUに接続することでメモリ容量を増やす。主キューブとサテライトキューブ間の通信は二次通信回路を通じて行われる。

新規性従来は単一のHBMスタックを使用していたが、本発明では2つ以上のHBMキューブを接続することで容量を増やす方法を提案している。

クレーム範囲独立特許請求の範囲1は、GPUとHBMキューブを介して通信を行う装置に関するもので、主キューブがサテライトキューブに命令を転送するプロセスも含まれている。

重要度の理由高帯域幅メモリ、GPU、HBMスタック

US20240079334A1 ★★★ 全文

Semiconductor package including glass interposer structure with self-aligned through glass vias

INTEL CORP 2024-03-07 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かガラスインターポーザ構造を有する半導体パッケージ

課題従来のD2Dインタコンテクト技術では、コストと製造率が低下する可能性がある。

解決手段ガラス材料を使用した橋接層に、TGVとインタコンブリッジを配置することで、ダイ間信号伝送を実現。

新規性従来は有機材料を使用していたが、本発明ではガラス材料を使用し、コストと製造率の改善を図る。

クレーム範囲ガラス材料で構成された橋接層にTGVとインタコンブリッジを配置した半導体パッケージ。

重要度の理由ガラス材料, TGV, 半導体パッケージ

US20240063147A1 ★★★ 全文

Device, method, and system to protect through-dielectric vias of a composite chiplet

INTEL CORP 2024-02-22 Interposer/Pkg

主担当: Bonding BondingMetal熱処理Litho

何の発明かチップレット間の透過ダイレクタリックビアを保護する装置、方法およびシステム

課題複数のICチップをチップスケール単位に統合する際の接続問題と、コストや性能低下等の課題。

解決手段透過ダイレクタリックビアを保護するための第一層の絶縁層と、その中に配置された環状構造を形成すること。これにより、腐蚀リスクが軽減される。

新規性従来は単一の絶縁層とビアのみを使用していたが、本発明では環状構造も含めた複数の要素を統合することで保護効果が向上している。

クレーム範囲複数のICコンポーネント間で電気的に接続するための絶縁層とビア、およびその周りに配置された環状構造を含むチップレットの構成。さらに、この構成が複数のレベルにまたがること。

US20230317620A1 ★★★ 全文

Interposers for semiconductor devices

INTEL CORP 2023-10-05 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイス用のガラスまたはセラミック基板とその接続層

課題多チップパッケージにおける電気的接続と機械的安定性の改善。

解決手段ガラスやセラミック材料を使用したベース層とBEOLプロセスによる接続層を用いることで、コスト削減と高性能化を達成。

新規性従来の有機またはシリコン基板とは異なり、ガラスまたはセラミック基板は微細なピッチ実現と高い信頼性を提供。

クレーム範囲ガラスやセラミック材料を使用したベース層とBEOLプロセスによる接続層を持つ半導体デバイス用のインタポーザー。

重要度の理由多チップパッケージ、ガラス/セラミック基板、BEOLプロセス

US20230085890A1 ★★★ 全文

Selectable Monolithic or External Scalable Die-to-Die Interconnection System Methodology

APPLE INC 2023-03-23 Interposer/Pkg

主担当: Bonding Bonding成膜Litho

何の発明か複数ダイ構造とその統合方法

課題従来の製造工程では、ダイ間接続は後工程で実現する必要があり、ダイ分割や外部接続が困難。

解決手段ダイは冗長なダイ間ルーティングレイアウトを持つように設計され、BEOL構築構造を形成し、ダイ間接続をチップレベルとパッケージレベルで柔軟に行えるようにする。

新規性従来はダイ分割後でもダイ間直接接続が困難だったが、本発明ではダイ内に選択デバイスを配置し、ダイ間ルーティングを使用してダイ間接続を実現。

クレーム範囲[原文] 1. A multi-die structure comprising: a first front-end-of-the line (FEOL) die area of a first die patterned into a semiconductor substrate and a second FEOL die area of a second die patterned into the semiconductor substrate, the second FEOL die area separate from the first FEOL die area; a first se

重要度の理由multi-die 構造, BEOL build-up 構造, chip-level die-to-die routing

US20250062236A1 ★★★ 全文

Very Fine Pitch and Wiring Density Organic Side by Side Chiplet Integration

APPLE INC 2025-02-20 Interposer/Pkg

主担当: Metal Metal熱処理Litho

何の発明かチップ内の微細なダイ間接配線構造と方法

課題モバイルデバイス向けにより多くの機能を小型化するため、複数のダイを効率的に接続する必要がある。

解決手段光硬化有機絶縁層内に埋め込むダマセネン配線と、ダイレベルBEOL構造でのダマセネン処理をパッケージレベルRDLにも適用することで、接触ピン密度とダイ間接配線の Wiring 密度を向上。

新規性従来はダイレベルBEOL構造でダマセネン処理を使用。本発明ではパッケージレベルRDLでも同様の処理が可能となる。

クレーム範囲チップ内の半導体層に設けられた1つのダイエリアと、そのダイエリア上に形成されたBEOL構築構造と、BEOL構築構造上に設けられたチップレベルRDLを含む構成。

重要度の理由fine pad pitch, wiring density, package-level RDL, damascene processing

US20240266266A1 ★★★ 全文

Interposer with built-in wiring for testing an embedded integrated passive device and methods for forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-08-08 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサーカードに組み込まれた配線を持つインピオサーとその形成方法

課題高電圧による損傷を受ける可能性のあるインパッセイドデバイスと、インピオサー内のリダイストリング Wiring の高電圧テストが必要な問題。

解決手段インピオサーに組み込まれた配線と、インパッセイドデバイスとの間の電気接続を確保するためのダイサイドリダイストリング構造。さらに、インピオサー内のリダイストリング Wiring の高電圧テスト。

新規性従来は独立した配線を使用していたが、本発明ではインピオサーに組み込まれた配線を使用することで、高電圧テストを容易に実施できる。

クレーム範囲インピオサーとダイサイドリダイストリング構造を有し、その上にダイが設置される構造。さらに、インピオサーとダイとの間の電気接続を確保するためのバッファーバンプ構造も含まれる。

US20250246499A1 ★★★ 全文

Chiplet integration structure for thermal management

IBM 2025-07-31 Interposer/Pkg

主担当: 設計設計

何の発明かチップレット構造における熱管理装置を提供する。

課題複数の半導体デバイスが堆積された構造において、異なる材料や構造による温度変化時の寸法変化と性能変動を抑制すること。

解決手段サイドワール接続を使用し、堆積された半導体構造からメタルラインを通じて半導体デバイスに熱伝達を行うとともに、柔軟性のある支柱を利用することで堆積構造と基板間の寸法変動を吸収する。

新規性従来は垂直積層パッケージや2.5Dパッケージを使用していたが、本発明ではサイドワール接続と柔軟な支柱を利用することで、堆積構造からの熱伝達と寸法変動を改善している。

クレーム範囲堆積された半導体構造と基板間の接続にサイドワール接続を使用し、堆積構造から半導体デバイスへの熱伝達を行うとともに、柔軟な支柱を利用することで堆積構造と基板間の寸法変動を吸収する電気装置。

US20240105688A1 ★★★ 全文

Package comprising an integrated device, a chiplet and a metallization portion

QUALCOMM INC 2024-03-28 Interposer/Pkg

主担当: Metal Metal

何の発明かチップレットとメタル化部材を含むパッケージの構築

課題半導体パッケージにおいて、統合デバイス、チップレット、メタル化部材の接続方法がパッケージ性能に影響を与えるため、より高性能なパッケージを提供する必要がある。

解決手段複数のチップレットとメタル化部材を含むパッケージ構造を提案し、統合デバイスはメタル化部材を通じて接続される。異なる配置によりパッケージ性能を向上させる。

新規性従来は単一のチップレットのみを使用していたが、本発明では複数のチップレットとメタル化部材を組み合わせることでより柔軟な接続構造を実現した。

クレーム範囲[原文] 1. A package comprising: a substrate comprising at least one dielectric layer and a plurality of interconnects; a first chiplet coupled to the substrate; a second chiplet coupled to the first chiplet; an encapsulation layer coupled to the substrate, the first chiplet and the second chiplet; a plural

重要度の理由半導体パッケージ、チップレット、メタル化部材

US20210014970A1 ★★★ 全文

Electronic device including interposer

SAMSUNG ELECTRONICS CO LTD 2021-01-14 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスにおけるインターポーザの多段構造

課題異なる高さの電子部品に対応しきれないため、基板間の空間が無駄になる問題。

解決手段第一基板と第二基板を介在させる際に、内側スペースを分割する多段構造を持つインターポーザを使用することで、基板の歪みを防ぐ。

新規性従来は単一の平面的なインターポーザを使用していたが、本発明では多段構造を持つインターポーザを使用することで、異なる高さの電子部品に対応できるようにした。

クレーム範囲第一基板と第二基板を介在させ、内側スペースを分割するための多段構造を持つインターポーザを使用し、異なる高さの電子部品に対応する電子デバイス。

重要度の理由インターポーザー, multi-step 構造, electronic component, 基板反り（ワーページ）

US20210057381A1 ★★★ 全文

Wafer level passive heat spreader interposer to enable improved thermal solution for stacked dies in multi-chips package and warpage control

INTEL CORP 2021-02-25 Interposer/Pkg

主担当: Metal Metal

何の発明か熱分散 Passive Heat Spreadere passive インターポーザーを用いた多チップパッケージの構築

課題多チップパッケージで異なる高さのダイを配置する際、同一の熱界面材料（TIM）を使用できない問題

解決手段異なる厚みを持つ熱分散 Passive Heat Spreadere passive インターポーザーを使用することで、単一の熱解処理ソリューションを実装し、複数のダイを混在させることができる。

新規性従来は異なる高さのダイに対応するため複数のTIMを使用していたが、本発明では同一の厚みを持つ Passive Heat Spreadere passive インターポーザーを使用することで単一のTIMで対応できる。

クレーム範囲多層ダイを配置したパッケージに熱分散 Passive Heat Spreadere passive インターポーザーを設置し、各ダイと熱的に接続する構造

重要度の理由多チップパッケージ, Passive Heat Spreadere, 熱界面材料

US20240312919A1 ★★★ 全文

Interposer solution for high core count compute platforms

INTEL CORP 2024-09-19 Interposer/Pkg

主担当: Litho Litho

何の発明か多チップモジュールの構築方法

課題高コア数のコンピューティングデバイス向けに、既存のリテラルサイズ制限を超える大規模なダイ複雑性に対処するための解決策が必要。

解決手段多リテラル形式要因を持つインターポーザを使用し、ダイを Saw Street を挟んで配置することで、既存のリテラルサイズ制限を超えたダイ複雑性を実現。

新規性従来は複数回露光による精密な位置合わせが必要だったが、本発明では Saw Street を用いたダイの分割と再組み立てにより、より簡便な製造プロセスを提供。

クレーム範囲多リテラル形式要因を持つインターポーザに複数のダイを配置し、Saw Street を使用することで、大規模なダイ複雑性を実現する構成。

重要度の理由reticle size limit, multi-reticle form factor, saw street

US20220238146A1 ★★★ 全文

High bandwidth memory system using multilevel signaling

SAMSUNG ELECTRONICS CO LTD 2022-07-28 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリシステムの構築

解決手段多レベルシグナリングを使用し、インタポーザなしでバッファダイとメモリダイを接続する。各デバイス間でデータ信号を交換し、信道の歪み補正とチャンネル間の不一致補正を行う。

新規性従来はインタポーザを使用していたが、本発明ではインタポーザなしで多レベルシグナリングを利用している。また、各デバイスが信道の歪みとチャンネル間の不一致を補正する機能を持つ。

クレーム範囲[原文] 1. A high bandwidth memory system, comprising: a motherboard; and a semiconductor package coupled to the motherboard, wherein the semiconductor package comprises: a package substrate mounted on the motherboard and comprising a plurality of signal lines providing a plurality of channels; a first semi

重要度の理由高帯域幅メモリシステム、多レベルシグナリング

US20250006642A1 ★★★ 全文

Chiplet-to-chiplet protocol switch

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2025-01-02 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かチップレット間のプロトコル変換装置を設置した半導体構造

解決手段異なる通信プロトコル間で信号を変換するプロトコルスイッチダイを介して、複数のダイ間での通信を実現。

新規性従来は直接接合された各ダイ間で同一プロトコルを使用。本発明では異なるプロトコル間での信号変換が可能。

クレーム範囲[原文] 1. - 88 . (canceled)

US20240321760A1 ★★★ 全文

Interposer with lines having portions separated by barrier layers

MICROCHIP TECH INC 2024-09-26 Interposer/Pkg

主担当: CMP CMPDryエッチWetMetalLitho

何の発明か金属線を隔離するインタポーザーの製造方法

課題アルミニウム線と銅線のインタポーザーのコストと電流伝導性のトレードオフ

解決手段非矩形形状の金属線を使用し、内部表面でも電流を伝導させる技術。異なる金属層間で金属線を隔離。

新規性従来は単一の金属層のみ使用。本発明では二重金属層と障壁層を使用して内部表面での電流伝導も可能に。

クレーム範囲インタポーザーには異なる金属層間で隔離された複数の金属線が含まれ、各線は内部表面でも電流传導を行う。

重要度の理由非矩形形状と内部表面での電流伝導

US20240332203A1 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2024-10-03 Interposer/Pkg

主担当: Metal Metal

何の発明か埋め込みダイスサブstrate上のインタposerに配置されたマイクロ電子デバイス

課題従来のプロセスは製造工程中で一貫性がなく、製品出力や他の構造との統合に問題を引き起こす。

解決手段単一の横向きルーティング層を持つダイスサブstrateと垂直接触（TSV）を使用し、より高い製造生産率を達成する。

新規性従来は複数の横向きルーティング層を使用していたが、本発明では単一の横向きルーティング層と垂直接触（TSV）を使用している。

クレーム範囲[原文] 1. A microelectronic device, comprising: an embedded die in a dielectric body, the embedded die having a first side and a second side opposite the first side; a first plurality of vertical contacts extending through the dielectric body, the first plurality of vertical contacts laterally adjacent to

US20250149530A1 ★★★ 全文

Stacked interposer structures, and related methods

MICRON TECHNOLOGY INC 2025-05-08 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かSi_interposer 上に堆積された多重メモリダイとGPUを含む積層インターポーザ構造

課題従来のインターポーザでは、高帯域幅・高容量信号要件に対応しきれない問題。

解決手段2つのSi_interposer を堆積し、それぞれに異なる配線パスを設け、TSV を通じて統合的な配線構造として機能させる。

新規性従来は単一のインターポーザを使用。本発明では2つのインターポーザを堆積し、それぞれ異なる配線パスを持つ。

クレーム範囲2つのSi_interposer を堆積し、それぞれに異なる配線パスを設け、TSV を通じて統合的な配線構造として機能させる。

US20240113006A1 ★★★ 全文

Package architecture with die-to-die coupling using glass interposer

INTEL CORP 2024-04-04 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明かガラス基板を使用したダイ間接続可能なパッケージ構造

課題従来の半導体パッケージングでは、信号速度や熱伝達、電力供給に物理的な制約があり、ゼッテサルス計算性能を実現することができない。

解決手段ガラス基板を使用したインタポーザと有機絶縁体の基板を組み合わせることで、ダイ間の直接接続や多層積層が可能になり、高性能なパッケージングを実現する。

新規性従来は金属ワイヤや粘着剤を使用していたが、本発明ではガラス基板と有機絶縁体の組み合わせによりダイ間接続が可能となった。

クレーム範囲ガラスを含むインタポーザと有機絶縁体の基板を組み合わせた構造で、複数のダイを直接接続または積層して高性能なパッケージングを実現する。

US20230230909A1 ★★★ 全文

Packages with Si-Substrate-Free Interposer and Method Forming Same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-07-20 Interposer/Pkg

主担当: Metal Metal

何の発明かSi-less interposerを使用したパッケージとその形成方法

課題複数のデバイスダイを同一パッケージに組み込む際の互いの接続と冷却問題

解決手段金属配線とメタルビアが同一ディエクトライヤー内に配置された redistribution 構造を用いることで、接続性と配線パターンの柔軟性を向上させた。

新規性従来は半導体基板を使用した Si-基板-Free インターポーザー。本発明では金属ビアが上部が狭いものを持つ redistribution 構造を用いる。

クレーム範囲Si-less インターポーザー上に形成された redistribution 構造及びその構成要素（ディエクトライヤー、メタル配線、メタルビア）を含むパッケージとその形成方法

US20240071967A1 ★★★ 全文

Semiconductor die including an asymmetric pad arrays, a semiconductor die stack including the semiconductor die, and a high bandwidth memory including the semiconductor die stack

SK HYNIX INC 2024-02-29 Interposer/Pkg

主担当: 設計設計

何の発明か半導体ダイが含まれる積層構造とメモリスタック

解決手段上位ダイと下位ダイを対向配置して直接接合し、特定のバONDピンを電気的に分断することで高帯域幅メモリを実現。

新規性従来は上下ダイ間で電気的な接続が行われていたが、本発明では特定のバONDピンが直接接合され、上位ダイと下位ダイの異なる電路に接続される。

クレーム範囲[原文] 1. A semiconductor die stack comprising: a lower semiconductor die and an upper semiconductor die stacked in a face-to-face form, wherein the upper semiconductor die includes: a first upper bonding pad disposed in a first upper bonding pad region adjacent to a first edge side of the upper semiconduc

重要度の理由半導体ダイ、対向配置、直接接合

US20230298964A1 ★★★ 全文

Interposer and packaging device architetcure and method of making for integrated circuits

SALAMA ISLAM 2023-09-21 Interposer/Pkg

主担当: Metal Metal成膜熱処理

何の発明かSiC基板を使用したICダイの接続構造と製造方法

課題高密度化されたICに伴う接続問題を解決し、効率的な熱放散を実現する。

解決手段SiC基板内で形成されるカーボン電気接点や光学波導接点を使用してダイを接続し、ダイ間および基板との接続を改善。さらにダイを冷却するためにリecessが形成されている。

新規性従来のSi基板に代えてSiC基板を使用し、カーボン電気接点や光学波導接点を形成する方法により、高い熱伝導率と優れた電気特性を実現。

クレーム範囲[原文] 1. An improved interposer for connecting an integrated circuit die or multiple dies to a substrate, comprising: a silicon carbide (SiC) interposer having a first and a second outer surface; and a plurality of connectors formed in situ within said silicon carbide (SiC) interposer for connecting the i

重要度の理由SiC, Si_インターポーザー, TSV, RDL

US20210265258A1 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2021-08-26 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーとそのを含む半導体パッケージの製造方法

課題大型ウェーバーによるインタポーザーの歪み抑制が困難であること。

解決手段上部被膜層と下部被膜層の圧縮応力を制御することで、インタポーザーおよび半導体パッケージの歪みを抑制する。

新規性従来は単純な被膜構造を使用。本発明では上部と下部被膜層の圧縮応力差を利用し、歪みを抑制する。

クレーム範囲インタポーザーには基板、金属互結パターンを持つ互結構造、その上に配置された圧縮応力を有する上部被膜層、下部被膜層、および貫通電極が含まれる。さらに、下部被膜層の下に配置された低導電層と、基板と下部被膜層を貫通し、金属互結パターンと電気的に接続される低導電層との間で電気的な接続を行うもの。

US20250112191A1 ★★★ 全文

Direct die-two-die connection through an interposer without vias

INTEL CORP 2025-04-03 Interposer/Pkg

主担当: 設計設計

何の発明かダイ間直接接続用のインタポーザーと金属柱を使用した半導体パッケージ

課題従来のインタポーザーは、複数の Redistribution Layers (RDL) を通じて下側ダイから上側ダイへの接続が必要で、構造が複雑化しコストが増加する。

解決手段金属柱を用いてダイ間直接接続を行い、インタポーザー内に開口部を持つことで、RDL の使用を削減し、構造の簡素化とコストダウンを達成。

新規性従来は複数の RDL を通じた接続が必要だったが、本発明では金属柱を用いてダイ間直接接続を行うことで、接続工程が簡略化され、コスト削減が可能になった。

クレーム範囲インタポーザーとその内に開口部を持つ下側ダイおよび上側ダイ、さらにこれら2つのダイ間で金属柱を介して直接接続を行う構造。また、インタポーザーは基板との接続も可能。

重要度の理由インターポーザー, metal pillar, RDL

US20230016326A1 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2023-01-19 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かマルチチップパッケージとダイ間接続方法

課題多機能性とコスト効率を向上させるため、ダイ間の高密度接続が必要だが、有機基板での微細な接続形成が難しい。

解決手段Si橋を使用してダイ間の微細接続を実現し、基板上に直接設置することでコストと面積を削減。

新規性従来は大型のSiインタポーザとTSVが必要だったが、本発明では小型のSi橋を使用して密度を向上。

クレーム範囲基板上に設置されたSi橋を利用してダイ間接続を行うマルチチップパッケージ。橋はダイの端から端まで微細な接続を支え、コストと面積を削減。

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20240153937A1 ★★★ 全文

Interposer

MURATA MANUFACTURING CO 2024-05-09 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーの構造を提案する。

課題ICとマッチング回路やデコーピングコンデンサ間の長な接続線により信号ノイズが混入する問題。

解決手段インタポーザーに複数のコンポーネントを配置し、接続線でのノイズ混入を防ぐ構造。コンポーネントは直接または経由して電極を持つ。

新規性従来は単一のコンポーネントのみ。本発明では複数のコンポーネントを配置し、ノイズ混入と厚さ増加を防ぐ。

クレーム範囲[原文] 1. An interposer having a first surface as a mounting surface, and a second surface where an object is to be mounted, the second surface being opposite to the first surface, the interposer comprising: a first component included in the interposer and having an electrode directly exposed on the first

重要度の理由インタポーザー、コンポーネント、ノイズ混入

US20250105163A1 ★★★ 全文

Semiconductor chiplet device and interposer

GLOBAL UNICHIP CORP 2025-03-27 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットデバイスとインターポーザーの構造を説明

解決手段チップレットデバイスは、チップとデカップリング回路をインターポーザーに配置し、電源線と接地線を交差させて配置することで、信号干渉を軽減する。

新規性従来は単一のチップを使用していたが、本発明では複数のチップ（第1チップと第2チップ）をインターポーザーに配置し、デカップリング回路も同様に配置することで、信号干渉を軽減する。

クレーム範囲[原文] 1. A semiconductor chiplet device, comprising: a first die; a second die; a decoupling circuit; and an interposer comprising a plurality of power traces and a plurality of ground traces, wherein the first die and the second die are arranged on a first side of the interposer according to a configurat

重要度の理由チップレットデバイス, インターポーザー, 電源線, 接地線, 配置方向

US20220415772A1 ★★★ 全文

Semiconductor package having interposer substrate

SAMSUNG ELECTRONICS CO LTD 2022-12-29 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板を用いた半導体パッケージ

課題電子機器の高度機能化と小型化に対応するため、インタポーザ基板を使用した半導体パッケージの接続信頼性を向上させる。

解決手段異なる位置に設置された2つのワイヤリングコネクションパートを介してインタポーザ基板とパッケージ基板を電気的に接続し、複数の半導体チップを2次元に配置する。

新規性従来は単一のワイヤリングコネクションを使用。本発明では異なる位置に設置された2つのワイヤリングコネクションを使用してインタポーザ基板とパッケージ基板を接続する。

クレーム範囲[原文] 1. A semiconductor package comprising: a first wiring pad formed on a package substrate; a first wiring connection part formed on the first wiring pad and including a wiring solder layer; a second wiring pad formed apart from the first wiring pad on the package substrate; a second wiring connection

重要度の理由インタポーザ基板, 半導体チップ, 2D配置

US20230299123A1 ★★★ 全文

Inductors for hybrid bonding interconnect architectures

INTEL CORP 2023-09-21 Interposer/Pkg

主担当: Bonding Bonding

何の発明かハイブリッドボンディング接続アーキテクチャにおけるインダクター

課題従来の微細な突起溶接接続では、帯電と損失が問題となり、インダクタの性能が低下する。

解決手段異なるダイのボンディング層や内部金属層を用いた共有インダクター設計により、インダクタの性能を維持しつつ、接続面の平坦性を確保する。

新規性従来はバックエンド層に配置されたインダクタが帯電と損失から影響を受けた。本発明ではダイ間のボンディング層や内部金属層を利用することで、インダクタ性能を維持。

クレーム範囲異なる2つのダイの共通化された金属接合面を用いて形成されるインダクターが保護対象。

重要度の理由ハイブリッドボンディング、ダイスタック

US20250192107A1 ★★★ 全文

Systems and methods for high bandwidth memory configurations

SAMSUNG ELECTRONICS CO LTD 2025-06-12 Interposer/Pkg

主担当: 設計設計

何の発明かメモリ構成のシステムと方法

課題電子デバイスの小型化に伴う熱生成増加とデータ量の増大による効率的な電力使用の改善が必要。

解決手段compute dieとbase dieをSi_interposer上に配置し、TSV経由でメモリを接続することで高帯域幅のメモリ構成を実現。

新規性従来は単一のcompute dieと直接接続されるメモリのみを使用。本発明ではbase dieも含めた複数層のメモリスタックが可能。

クレーム範囲compute dieとbase dieをSi_interposer上に配置し、TSV経由でメモリを接続するシステムと方法。

重要度の理由背景技術、概要、独立クレームに登場

US20210288022A1 ★★★ 全文

Silicon Interposer Sandwich Structure for ESD, EMC, and EMC Shielding and Protection

IBM 2021-09-16 Interposer/Pkg

主担当: 設計設計

何の発明か3Dパッケージ内のICデバイスをESD、EMI、EMCから保護するためのシーブラッド構造

課題電子機器の小型化と同時に、ICデバイスをESD、EMI、EMCから保護することが難しい。

解決手段ICデバイスを取り巻くインタポーザ Sandwich構造でメタルコーティングとダイ保護装置を組み込み、TSVを使用して電気的に接続することで小型化と同時に保護を実現。

新規性従来は個別のパッケージが必要だったが、本発明ではインタポーザ Sandwich構造で複数のICデバイスを一緒に配置できる。

クレーム範囲ICデバイスを取り巻くインタポーザ Sandwich構造でメタルコーティングとTSVを使用して電気的に接続することで、小型化と同時にESD、EMI、EMCから保護する方法。

US20260068701A1 ★★★ 全文

Interposer devices having multiple sets of components formed thereon

APPLIED MATERIALS INC 2026-03-05 Interposer/Pkg

主担当: Bonding Bonding

何の発明か複数コアを持つインタポーザ装置とシステム

課題多チップモジュールにおける高密度かつ効率的なチップスタック化を実現するための技術的問題。

解決手段異なるチップセットを2面に配置し、2つのコアがハイブリッド接合されたインタポーザを使用して高密度なチップスタック化を達成。

新規性従来は単一のコアのみを使用。本発明では複数のコアを使用し、それぞれ異なる機能を持つチップセットを配置可能。

クレーム範囲インタポーザ装置には2つのコアがハイブリッド接合され、各コアは再配線層（RDL） (RDL) の間に配置されている。さらに、特定の実施形態では、高帯域幅メモリー（HBM）チップを2面に配置する。

重要度の理由複数コア、ハイブリッド接合、インタポーザ

US20210167018A1 ★★★ 全文

3DIC Architecture with Interposer or Bonding Dies

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-06-03 Interposer/Pkg

主担当: Litho Litho

何の発明か3DIC構造の形成方法

課題2D集成における物理的限界（最小サイズ、複雑な設計、長距離接続による遅延と消費電力の増加）

解決手段インタポーザ上に複数のダイを積層し、TSVを使用してダイ間の電気的な接続を行う

新規性従来は単一のダイ上の2D集成。本発明では3DIC構造で垂直方向の集成を実現。

クレーム範囲[原文] 1. A method of forming a device comprising: providing a silicon substrate; forming a via penetrating from a front side of the silicon substrate and reaching a predetermined depth of the silicon substrate; forming a first interconnect structure over the front side of the silicon substrate; bonding a

重要度の理由Three-dimensional integrated circuits (3DICs) were thus formed

US20230343657A1 ★★★ 全文

Testing bonding pads for chiplet systems

MACRONIX INT CO LTD 2023-10-26 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムにおける接合ピンのテスト方法

課題接合ピンが小さすぎるため、ワイヤーレベルでの測定が困難。

解決手段異なるICデバイス間を電気的に接続する第1種の接合ピンと、他のICデバイスとは電気的に接続されていない第2種の接合ピンを使用し、第1種の接合ピンは第2種の接合ピンに電気的に接続される。

新規性従来は単一の接合ピンのみを測定することができたが、本発明では複数の接合ピンを同時に測定できる。

クレーム範囲チップレットシステムにおいて、異なるICデバイス間を電気的に接続する第1種の接合ピンと、他のICデバイスとは電気的に接続されていない第2種の接合ピンを使用し、特定の接合ピンは測定信号を通じて他の接合ピンに接続される。

重要度の理由チップレット, bonding

US20230197682A1 ★★★ 全文

Semiconductor packages with chiplets coupled to a memory device

INTEL CORP 2023-06-22 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットとメモリデバイスを接続する半導体パッケージ

課題従来のメモリインターフェースでは、アクティブダイのサイズがメモリダイのI/O幅に1対1でマッチングしていた。

解決手段複数のチップレットを異なるメモリチャネルに接続し、パッケージ内でのレイアウト柔軟性を向上させた。

新規性従来は1つのアクティブダイが1つのメモリデバイスと対応していた。本発明では複数のチップレットが異なるメモリチャネルに接続できる。

クレーム範囲[原文] 1. A package comprising: a package substrate; a device above the package substrate, the device having a first edge, a second edge, a third edge, and a fourth edge, the first edge laterally opposite the third edge, and the second edge laterally opposite the fourth edge; a first die above the package

重要度の理由半導体パッケージ、チップレット、メモリデバイス

US20230100032A1 ★★★ 全文

Bonded structure with active interposer

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2023-03-30 Interposer/Pkg

主担当: 設計設計

何の発明か半導体要素を接合した構造

解決手段異なる接触-pad間で電気的な接続を切り替えるためのインターポーザとスイッチング回路を使用。

新規性従来は単純な接触-pad接合。本発明では、接触-pad間での電気的接続が切り替え可能。

クレーム範囲[原文] 1. A bonded structure comprising: a first semiconductor element having a first contact pad; an interposer having a second contact pad on a first side of the interposer and a third contact pad and a fourth contact pad on a second side of the interposer opposite the first side, the second contact pad

US20220093565A1 ★★★ 全文

Stacked die and vr chiplet with dual-sided and unidirectional current flow

INTEL CORP 2022-03-24 Interposer/Pkg

主担当: 設計設計

何の発明かVRチップレットとスタックダイ

課題IVRがSoCから分離された場合、必要なバッファ数を満たすためにチップレットの面積が必要以上に増大する問題。

解決手段2つのダイを逆転配置し、電流は一方の表面のみで入力され、他方の表面のみで出力されるようにすることで、必要なバッファ数を満たす面積を最小限に抑えている。

新規性従来はSoCとVRチップレットを同一ダイとして設計していたが、本発明では異なる2つのダイを使用し、電流の入出力方向を制限することで解決している。

クレーム範囲[原文] 1. An electronic device, comprising: a package substrate; a first die electrically coupled to the package substrate; and a second die with a first surface facing the first die and second surface facing the package substrate that is electrically coupled to the package substrate and the first die, whe

US20240213219A1 ★★★ 全文

Memory stack structure including power distribution structures and a high-bandwidth memory including the memory stack structure

SK HYNIX INC 2024-06-27 Interposer/Pkg

主担当: 設計設計

何の発明かメモリスタック構造とハイバンドナム記憶装置を提供する

解決手段複数のメモリダイが堆積されたメモリスタック構造に、信号伝送構造と2つの異なる電源配布構造を導入し、各メモリダイ間の電力供給を効率化する。

新規性従来は基板ダイから最下層のメモリダイへの直接的な電源配布が欠けていた。本発明では、第一電源配布構造と第二電源配布構造を導入し、各メモリダイ間での効率的な電力供給を実現する。

クレーム範囲基板ダイ、最下層のメモリダイ、中間のメモリダイ、上部のメモリダイが堆積されたメモリスタック構造に、信号伝送構造と2つの電源配布構造を導入し、各メモリダイ間での効率的な電力供給を実現する。

重要度の理由memory_stack_構造, power_distribution, base_die, memory_die

US20250149462A1 ★★★ 全文

Embedded die on interposer packages

INTEL CORP 2025-05-08 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに埋め込んだダイと贯穿孔インタポーザーを使用した構造

課題電子デバイスが小型化する中、装置の面積を減らすことが重要で、これにはパッケージ間の歪みを最小限に抑え、z-高さを低減することも含まれる。

解決手段贯穿孔インタポーザーと埋め込みダイを使用し、前面から背面まで電気的に連絡する貫通配線により、パッケージ間配置を実現する。

新規性従来は独立したダイやパッケージを積層。本発明では贯穿孔インタポーザーと埋め込みダイを使用し、背面からのパッケージ接続を実現し、歪みとz-高さを最小限に抑えている。

クレーム範囲貫通孔インタポーザーと埋め込みダイを持つICパッケージの構造。さらに、他のダイやパッケージを積層してパッケージ間配置を作成する。

重要度の理由through-via インターポーザー, embedded die

US20240371714A1 ★★★ 全文

Chip package with a glass interposer

ADVANCED MICRO DEVICES INC 2024-11-07 Interposer/Pkg

主担当: 設計設計

何の発明かガラスインターポーザーを使用したチップパッケージ

課題大型チップモジュール向けのワafferベースパッケージングのスケーラビリティが限られている。

解決手段ガラスインターポーザーを介して2つのチップモジュールをパッケージサブstrateに接続し、インタコンブリジがその間で通信する。

新規性従来はSiインターポーザーを使用していたが、本発明ではガラスインターポーザーを使用することで、より高い密度と性能を実現。

クレーム範囲ガラスインターポーザーを介して2つのチップモジュールをパッケージサブstrateに接続し、インタコンブリジがその間で通信する構造。

US20220237138A1 ★★★ 全文

Link initialization training and bring up for die-to-die interconnect

LANKA NARASIMHA 2022-07-28 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間接続インターコネクトの初期化と起動方法

課題低ビットエラー率を維持しつつ、ダイ間接続インターコネクトの高速化が困難。

解決手段サイドバンドとメインバンドインターフェースの順次初期化と訓練により、ダイ間通信の高速起動を達成。

新規性従来は独立したダイごとにリセット処理。本発明ではサイドバンドを使用して同期情報を交換し、メインバンドの初期化と訓練を迅速に行う。

クレーム範囲[原文] 1. An apparatus comprising: a first die comprising: a die-to-die adapter to communicate with a protocol layer and physical layer circuitry, wherein the die-to-die adapter is to receive message information, the message information comprising first information of a first interconnect protocol; and the

重要度の理由sideband initialization, mainband initialization and training

US20230067475A1 ★★★ 全文

Semiconductor Device and Method of Integrating RF Antenna Interposer with Semiconductor Package

STATS CHIPPAC PTE LTD 2023-03-02 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かRFアンテナインタポーザーを積層する半導体デバイスの製造方法

課題従来のRFアンテナは伝送品質が低かった。

解決手段半導体内にRFアンテナを積層し、電気的接続を行うことで高品質なRF信号伝送を実現。

新規性従来は外部PCB上にRFアンテナを配置していたが、本発明では半導体パッケージ内にRFアンテナを積層する。

クレーム範囲半導体デバイスの製造方法において、基板上に電気的接続されたRFアンテナインタポーザーを配置すること。

US20220399294A1 ★★★ 全文

Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling

INTEL CORP 2022-12-15 Interposer/Pkg

主担当: Bonding Bonding

何の発明か微小電気部品を組み合わせた構造の製造方法

課題異なるピッチを持つダイを積層する際の信号伝送が難しくなる。

解決手段異なるピッチを持つダイを積層するために、ハイブリッド接合領域を使用したダイレベルインターポーザーを導入し、各ダイに適切なピッチで接続する。

新規性従来は同一のピッチを持つダイのみを組み合わせるか、またはピッチの違いに対応する設計を行う必要があったが、本発明では異なるピッチを持つダイも効率的に組み合わせることが可能となった。

クレーム範囲異なるピッチを持つ2つのダイをハイブリッド接合領域を使用してダイレベルインターポーザーに接続した微小電気部品の構造。

重要度の理由異なるピッチを持つダイを効率的に組み合わせる方法

US20250220926A1 ★★★ 全文

High bandwidth memory cube

IBM 2025-07-03 Interposer/Pkg

主担当: Bonding BondingCMPMetal

何の発明か高帯域幅メモリキューブの構造と動作方法

課題現行の3Dメモリキューブ構造では、薄いワイヤーによる電力信号ルーティングにより、ロジックチップへの電力供給が困難。

解決手段厚いワイヤーを持つ非半導体パッシブチップを用いることで、効率的な電力供給とメモリキューブの動作を改善。

新規性従来は薄いワイヤーを使用し、電力信号ルーティングによるI2R損失が問題だった。本発明では厚いワイヤーを使用し、この問題を解決。

クレーム範囲垂直配置の半導体メモリスライスと非半導体パッシブスライスを積層し、その上にロジックチップを配置することで構成される高帯域幅3Dメモリキューブ。この構造は効率的な電力供給とメモリの動作を可能にする。

重要度の理由厚いワイヤー、非半導体パッシブスライス、ロジックチップ

US20240100634A1 ★★★ 全文

Lead-free solder alloy composition, solder ball including the same, solder paste including the lead-free solder alloy composition, semiconductor device including hybrid bonding structure including the lead-free solder alloy composition, and method of manufacturing solder paste including the lead-free solder alloy composition

SAMSUNG ELECTRONICS CO LTD 2024-03-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明かリードフリーサルド合金組成物、そのサルドボール、サルドパASTE、ハイブリッドボンディング構造を含む半導体装置及びその製造方法

解決手段リードフリーサルド合金と単一金属要素のみで構成された花形金属ナノ粒子の組合せにより、信頼性と接合強度を向上させた半導体装置を提供する。

新規性従来は複数の金属元素を使用していたリードフリーサルド合金。本発明では単一の金属要素のみで構成された花形金属ナノ粒子を使用することで、信頼性と接合強度を向上させた。

クレーム範囲[原文] 1. A lead-free solder alloy composition, comprising: a lead-free solder alloy; and a flower-shaped metal nano-particle including a metal core and protrusion portions extending from a surface of the metal core, wherein the metal core and the protrusion portions of the metal nano-particle include only

重要度の理由花形金属ナノ粒子, リードフリーサルド合金

US20230107106A1 ★★★ 全文

Interconnect architecture with silicon interposer and emib

INTEL CORP 2023-04-06 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージの構造を提案

課題高性能コンピュータ（HPC）向けの電子パッケージで、CPUとDRAM間の帯域幅が制約となり、より高いメモリ帯域が必要な問題。

解決手段複数のダイスタックをインポーザー上に配置し、インポーザーを通じてダイ間の電気的接続を行うことで、より高いメモリ帯域を実現する。

新規性従来は単一または積層ダイを使用。本発明では複数のダイスタックをインポーザー上に配置し、それらを電気的に接続することでより高い性能を達成。

クレーム範囲電子パッケージにはパッケージサブストラートがあり、その上にインポーザーとダイスタックが配置され、インポーザーはこれらのダイ間の電気的接続を行う。

重要度の理由インポーザーとダイスタックの配置、およびそれらを電気的に接続する方法

US20250006632A1 ★★★ 全文

Embedded chiplets with backside power delivery network

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2025-01-02 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か電子アセンブリの構築方法

解決手段バックサイドパワーデリバリーネットワークを用いたチップレットのハイブリッドボンディングと、その周辺部にインサルティングマテリアルを配置すること。

新規性従来はフロントサイドのみを使用していたが、本発明ではバックサイドにも接触機能を持つコンタクトフィーチャーを設け、ハイブリッドボンディングを行う。さらに、インサルティングマテリアルとして様々な種類を選択できる。

クレーム範囲[原文] 1. An electronic assembly comprising: a base element comprising a base substrate having a frontside with active circuitry and a backside opposite the frontside, a first bonding layer disposed on the frontside of the base substrate and including a signal pad to convey an electrical signal to the acti

重要度の理由電子アセンブリ、ベースエレメント、機能要素、ハイブリッドボンディング

US20230035627A1 ★★★ 全文

Split die integrated circuit (ic) packages employing die-to-die (d2d) connections in die-substrate standoff cavity, and related fabrication methods

QUALCOMM INC 2023-02-02 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かICパッケージの構造と製法

課題従来のICパッケージでは、ダイ間の直結接続（D2D）が困難で高さが増す。

解決手段ダイスタンドオフ cavity 内に D2D 接続構造を設け、ダイ間信号伝送とパッケージ高度を両立。

新規性従来はダイ間接続のためにパッケージ基板上に金属接点を配置していたが、本発明では cavity 内に D2D 接続構造を設けた。

クレーム範囲[原文] 1. An integrated circuit (IC) package, comprising: a package substrate; a first die; a second die; a first plurality of die interconnects coupled to the package substrate and the first die creating a die standoff area between the first die and the package substrate; a second plurality of die interco

US20230049681A1 ★★★ 全文

Techniques For Clock Signal Transmission In Integrated Circuits And Interposers

INTEL CORP 2023-02-16 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ上にグローバルクロック配線を設置する方法

課題メタル層のパラシタ抵抗とキャパシタンスが半導体特徴サイズの縮小と共に改善しない問題。

解決手段インタポーザ上でグローバルクロックネットワークを配置し、ダイ内部での信号ルーティングに使用されるメタル層を解放する方法。

新規性従来はダイ内部でグローバルクロック配線を実装していたが、本発明ではインタポーザ上で実装することでダイ面積の節約と信号ルーティングの改善が可能になった。

クレーム範囲[原文] 1. An integrated circuit die comprising: input buffer circuits, wherein the input buffer circuits are enabled during an input mode of operation in response to first control signals to transmit input signals into the integrated circuit die from conductive bumps, and wherein each of the input buffer c

重要度の理由インターポーザー, global clock distribution network

US20240162189A1 ★★★ 全文

Active Interposers For Migration Of Packages

ALTERA CORP 2024-05-16 Interposer/Pkg

主担当: 設計設計

何の発明かアクティブインターポーザ装置とその遷移方法

課題パッケージのインテグレーテッド回路ダイが異なるサイズに変更される場合、パッケージサブストラートとの接続を維持しつつ、異なるサイズのインテグレーテッド回路ダイへの対応が必要。

解決手段アクティブインターポーザ装置には複数のマルチプlexerが設置され、異なるインテグレーテッド回路ダイからの信号を同一の外部端子を通じてパッケージサブストラートに転送することができる。

新規性従来は固定接続のみで信号を転送。本発明では、異なるインテグレーテッド回路ダイからの信号を同一の外部端子を通じてパッケージサブストラートに転送できるようにマルチプlexerを使用。

クレーム範囲アクティブインターポーザ装置は、異なるサイズのインテグレーテッド回路ダイから信号を同一の外部端子を通じてパッケージサブストラートに転送するための構造を持つ。

US20230170289A1 ★★★ 全文

Interposer structure and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2023-06-01 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ構造とそのを含む半導体パッケージ

解決手段垂直方向に貫通する第1ビアと第2ビア、およびインタポーザ基板、インターレイヤ絶縁層、及び絶縁層を完全に貫くthroughビアを使用して、電気的に接続されたコンデンサ構造を含む半導体パッケージを提供する。

新規性従来は垂直方向に貫通する第1ビアと第2ビアが異なる絶縁層上に形成されていた。本発明では、これらのビアが同一の平面上に配置されるように設計されている。

クレーム範囲インタポーザ基板、垂直方向に貫通するインターレイヤ絶縁層と第1ビア、絶縁層、垂直方向に貫通する第2ビア、およびthroughビアを完全に貫く構造を保護している。

US20220285295A1 ★★★ 全文

Organic interposer including a dual-layer inductor structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-09-08 Interposer/Pkg

主担当: 設計設計

何の発明か有機インターポーザーとその形成方法

課題従来のインターポーザーは十分な力学的強度を持たず、半導体ダイとパッケージ基板を接合するプロセスに耐えられない。

解決手段複層金属構造を含む有機インターポーザーにより、半導体ダイとパッケージ基板の接合プロセスに耐える力学的強度を確保。

新規性従来は単一の金属線構造を使用していたが、本発明では下部金属線構造と上部金属線構造を組み合わせた複層金属構造を使用する。

クレーム範囲有機インターポーザーには redistribution interconnect structures を含む多層ダイレクトリソート材料層、接着レベルダイレクトリソート層、および上部金属線構造が含まれる。また、半導体構造には複数の線分を含む複層金属構造と接合用突起が含まれる。

US20240014115A1 ★★★ 全文

Inductor rf isolation structure in an interposer and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-01-11 Interposer/Pkg

主担当: Bonding Bonding

何の発明かインダクタを含むRF遮断構造とその形成方法

課題インタポーザ内の隣接領域間で生じるRF干渉が高周波信号伝送に悪影響を与える。

解決手段インタポーザ内にインダクタを配置し、隣接する半導体ダイ間のRF干渉を遮断。

新規性従来は直接接触または間に他の層が存在した。本発明ではインダクタが直接遮断層となり、同一材料を使用して形成される。

クレーム範囲インタポーザ内に配置されたインダクタとその形成方法を保護。インダクタは Redistribution Wiring Interconnects と同じ材料で形成され、隣接する半導体ダイ間のRF干渉を遮断する。

重要度の理由インターポーザー, inductor, RF isolation

US20220173092A1 ★★★ 全文

Hybrid Bonding with Uniform Pattern Density

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-06-02 Interposer/Pkg

主担当: Bonding Bonding

何の発明かウェーハ間接合構造とその製造方法

課題従来のウェーハ間接合法では、パターン密度の非一様性や信頼性が問題となっていた。

解決手段本発明は、第一チップに形成された金属パッドと第二チップの金属パッドを直接接合し、さらに一部の金属パッドは半導体基板の下部に配置され、他の金属パッドは第一ダイレクトリシーバー層の外延部分に配置することで、パターン密度の一様性を確保している。

新規性従来は非一様なパターン密度が問題となっていた。本発明では、第一と第二のチップ間で金属パッドを一対一に対応させることにより、パターン密度の一様性を実現している。

クレーム範囲独立特許請求の範囲1は、半導体基板上に形成された金属パッドと、その外延部分にも配置された金属パッドを持つ第一チップと、それに直接接合される第二チップを含むウェーハ間接合構造を保護している。

重要度の理由ハイブリッドボンディング, チップレット

US20230282533A1 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2023-09-07 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージの製造方法

課題電子デバイスの小型化、多機能化、大容量化に伴い、複数の半導体チップを高密度に配置するためのインタポーザが必要となった。

解決手段上部に電極パッドを持つインタポーザと、その周囲に壁を設けたダム構造、およびその内部に接触する接合部品を使用し、半導体チップとインタポーザの間に接着層を形成することで複数の半導体チップ間の接続を実現。

新規性従来は単純なダム構造のみを使用していたが、本発明では環状のダム構造と接着層を組み合わせることで、より精密な密封と接続を可能にした。

クレーム範囲インタポーザと半導体パッケージの製造方法において、半導体チップとインタポーザ間の接続部品と接着層の形成方法を保護している。

US20240063068A1 ★★★ 全文

Semiconductor device assemblies with cavity-embedded cubes and logic-supporting interposers

MICRON TECHNOLOGY INC 2024-02-22 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスアセンブリにおけるメモリスタックとロジックデバイスの配置

課題従来のパッケージングプロセスでは、ダイの微細なボンドピンを効率的に接続し、冷却する方法が不足していた。

解決手段 cavity内にメモリスタックを配置し、その上部にロジックデバイスを設置することで、ダイ間の接続と冷却性能を向上させた。

新規性従来は平面的なダイ配置。本発明では深さのある cavity 内にメモリスタックを配置し、上部にロジックデバイスを設置した。

クレーム範囲[原文] 1. A semiconductor device assembly, comprising: a package substrate including: an upper surface having a plurality of internal contacts, a lower surface having a plurality of external contacts electrically coupled to the plurality of internal contacts, and a cavity extending into the package substra

US20240072032A1 ★★★ 全文

Package comprising a chiplet located between an integrated device and a metallization portion

QUALCOMM INC 2024-02-29 Interposer/Pkg

主担当: Metal Metal

何の発明かチップレットを介した積層構造の半導体パッケージ

課題従来のパッケージでは、集積回路（IC）、基板と Passive デバイスの接続方法がパッケージ全体の性能に影響を与える問題がある。

解決手段チップレットを介した多層構造で、集積回路とメタル化部分との間で信号伝達効率を向上させること。

新規性従来は直接接続か、複数の接続手段を使用していたが、本発明ではチップレットを介した多層構造を使用することで、より高速な信号伝達が可能となる。

クレーム範囲[原文] 1. A package comprising: a first metallization portion; a first integrated device coupled to the first metallization portion through a first plurality of pillar interconnects; and a first chiplet located between the first integrated device and the first metallization portion, wherein the first chipl

重要度の理由package, integrated device, チップレット, metallization portion

US20230299049A1 ★★★ 全文

Microelectronic structure including active base substrate with through vias between a top die and a bottom die supported on an interposer

INTEL CORP 2023-09-21 Interposer/Pkg

主担当: Bonding Bonding

何の発明か微小なThrough Viasと基板間のハイブリッド接合による積層ダイ

課題従来の製造プロセスでは、小さなピッチのThrough Silicon Via (TSV)やThrough Glass Via (TGV)を実現するのが困難。

解決手段基板間に微細なThrough Viasを持つ2枚のダイを積層し、その間接的な接合にはハイブリッド接合を使用。さらに、基板は薄いThrough Viasを持ち、ピッチが狭くなるにつれて直径も小さくなる。

新規性従来は厚い基板と大きなピッチのTSV/TGVを使用していたが、本発明では薄い基板と微細なThrough Viasを用いることで、より密接な積層ダイ構造を実現。

クレーム範囲[原文] 1. A microelectronic component including: a first substrate having first through vias therein, the first substrate including silicon or glass; a first layer on a front surface of the first substrate, the first layer including one or more first dies coupled to the first through vias; a second substra

重要度の理由背景技術、発明の概要、独立クレームに登場する語句

US20220262742A1 ★★★ 全文

Chiplet interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-08-18 Interposer/Pkg

主担当: Metal MetalLitho

何の発明かチップレット用のダイエクスティーブフィル層を含むインターポーザ

課題半導体デバイスの小型化と高密度集積化に伴う、効率的なパッケージング技術の必要性。

解決手段ダイエクスティーブフィル層を使用したチップレットインターポーザを用いることで、コスト削減とストレス集中低減を達成。

新規性従来は半導体層や既存の基板コアを使用していたが、本発明ではダイエクスティーブフィル層を使用することで、コスト効率とストレス分散が改善された。

クレーム範囲チップレットインターポーザを用いたパッケージ構造において、半導体デバイスの外部接続を形成する方法。また、その構造はダイエクスティーブフィル層を使用し、コスト効率とストレス分散が向上している。

重要度の理由チップレット, インターポーザー, 誘電体 fill

US20240079310A1 ★★★ 全文

Semiconductor Package and Passive Element with Interposer

INFINEON TECHNOLOGIES AG 2024-03-07 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとインピオサーカーを使用した電気的接続方法

課題高効率かつ小型のパワーモジュールを実現し、強固な電気接続を維持する。

解決手段インピオサーカーとパッケージ間で垂直方向に導線を使用して電気的に接続することで、小型化と高効率を両立させた。

新規性従来は水平方向の接続が多用されていたが、本発明では垂直方向の接続により、より精密な接続が可能となった。

クレーム範囲インピオサーカーとパッケージ間で電気的な接続を形成する方法。具体的には、インピオサーカーとパッケージの間で垂直方向に導線を使用して接続を行う。

重要度の理由インピオサーカー, 半導体パッケージ, 電気的接続

US20230282588A1 ★★★ 全文

Semiconductor assemblies with systems and methods for using an interchangeable interposer to connect die to common substrate

MICRON TECHNOLOGY INC 2023-09-07 Interposer/Pkg

主担当: Bonding Bonding

何の発明かインタポーザを使用したコントローラとメモリダイの接続方法

課題異なるピンアウトパターンを持つコントローラに対応するため、複数の基板が必要でコストが高くなる問題。

解決手段共通のピンアウトパターンを持つインタポーザを使用し、コントローラと基板を接続。インタポーザは異なるコントローラに合わせて設計される。

新規性従来は異なるコントローラに対応するため複数の基板が必要だったが、本発明では共通の基板とインタポーザを使用することでコスト削減と設計効率向上が可能になった。

クレーム範囲インタポーザは異なるピンアウトパターンを持つコントローラと基板を接続し、共通のピンアウトパターンを持つ基板に接続する構造。複数の独立クレームの中で最広範囲のものを選択。

重要度の理由インタポーザ, コントローラ, 基板

US20230060594A1 ★★★ 全文

Castellation, hatching, and other surface patterns in dielectric surfaces for hybrid bonding with increased surface area, bond strength, and alignment

MICRON TECHNOLOGY INC 2023-03-02 Interposer/Pkg

主担当: Bonding BondingCMPDryエッチWetMetal成膜

何の発明かダイエットに表面パターンを形成して融合およびハイブリッド接合を改善する方法と装置

課題半導体デバイス製造者は、より小さな、高速で、または強力なデバイスを作成し、コンピュータ、携帯電話、パーソナルディジタルアシスタントなどの製品に組み込まれた部品の密度を高めるために圧迫されている。ダイは、占有する体積を減らしながら結果のカプセル化アセンブリの容量を増加させるためのプレッシャーを受けている。

解決手段表面パターンを持つダイエイタリー層を形成することで、融合およびハイブリッド接合における接合面積、接合力、位置精度を向上させることができる。

新規性従来は平坦な表面を使用していたが、本発明では複数の凹部と凸部を形成し、これらが垂直に対応していることを特徴とする。

クレーム範囲ダイエイタリー層上に複数の凹部と凸部を形成することで、融合およびハイブリッド接合における接合面積、接合力、位置精度を向上させる半導体デバイス。

重要度の理由fusion and ハイブリッドボンディング, surface patterns, 誘電体層s

US20250183229A1 ★★★ 全文

Bypass chiplets for memory-logic stack

ADVANCED MICRO DEVICES INC 2025-06-05 Interposer/Pkg

主担当: 設計設計

何の発明かメモリ層とデジタルデバイスを接続するためのバイパスチップレットを使用した積層ダイアッセンブリ

課題プロセッサレイヤーに垂直に配置されたメモリダイが信号や電力を伝送するために通過孔（TSV）が必要で、これは既存のプロセッサノードを修正するためのコストが高い。

解決手段デジタルデバイスとメモリ層の間にバイパスチップレットを配置し、信号や電力はこのバイパスチップレットを通じてメモリ層に到達する。

新規性従来はプロセッサレイヤーにTSVが必要だったが、本発明ではバイパスチップレットを介して信号や電力を伝送することで、TSVの必要性を回避できる。

クレーム範囲[原文] 1. An integrated circuit (IC) die stack, comprising: at least one memory layer; a digital device; and at least one bypass chiplet, wherein the at least one memory layer is on a first side of the digital device and the at least one bypass chiplet, and power and signals pass through the at least one b

US20210183819A1 ★★★ 全文

Interposer design in package structures for wire bonding applications

INTEL CORP 2021-06-17 Interposer/Pkg

主担当: 設計設計

何の発明か微小電子パッケージ構造の形成方法

課題従来のパッケージ構造では、ダイの接続に問題があった。

解決手段インタポーザを使用して2つのダイを接続し、ワイヤーボンディングを容易にする。

新規性従来は単一ダイのみを使用していたが、本発明ではインタポーザと2つのダイを使用する。

クレーム範囲[原文] 1. A method of forming a microelectronic package structure, comprising: attaching a first die on a board; attaching an interposer on a top surface of the first die; attaching a second die adjacent the interposer on the top surface of the first die; attaching a first wire conductive structure extendi

US20240222243A1 ★★★ 全文

Apparatus and method for attaching an optical component using hybrid bonding

INTEL CORP 2024-07-04 Interposer/Pkg

主担当: Bonding BondingMetal成膜Litho

何の発明かガラス基板に電気的接続を形成する方法

課題従来のガラス基板では、微細なビア形成が困難で、精密な光互連技術への適用も難しい。

解決手段ガラスコアにレーザー処理を行い、ビアを形成し、その内部に金属をプラッティングすることで電気的接続を形成する。

新規性従来はガラス基板の微細化が難しかったが、本発明ではレーザー処理とプラッティングにより精密なビア形成が可能となった。

クレーム範囲[原文] 1. An integrated circuit device substrate, comprising: a first glass layer with a redistribution layer mounting region and an integrated circuit device mounting region, wherein a first major surface of the first glass layer is overlain by a first dielectric layer, and wherein the first glass layer c

重要度の理由背景技術・解決手段・独立クレームに登場

US20250323174A1 ★★★ 全文

Interposer structure for semiconductor package including peripheral metal pad around alignment mark and methods of fabricating same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-10-16 Interposer/Pkg

主担当: Litho Litho

何の発明か半導体ダイを設置するためのインターポーザ構造とその製造方法

課題半導体パッケージの機械的整合性確保が難しくなっている。

解決手段アライメントマーク周囲に金属パッドを配置し、アライメントマークと隔離された位置に二重の絶縁層を設けることで、パッケージの整合性を向上させる。

新規性従来はアライメントマークと直接接触する絶縁層が使用されていた。本発明では、アライメントマークと隔離された位置に金属パッドを配置し、その周囲に二重の絶縁層を設ける。

クレーム範囲[原文] 1. A semiconductor package structure, comprising: a semiconductor die; and an interposer, the semiconductor die mounted to the interposer, the interposer comprising: a first dielectric material layer; an alignment mark structure over the first dielectric material layer; a peripheral metal pad struct

重要度の理由semiconductor package, インターポーザー, alignment mark, metal pad, 誘電体層

US20230142384A1 ★★★ 全文

Fully molded bridge interposer and method of making the same

DECA TECH USA INC 2023-05-11 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か橋接型インターポーザの製造方法

課題従来の半導体デバイスでは、高密度な電気部品の配置が困難であり、パッケージング効率が低下する。

解決手段超高度密度コプルスタッドを使用し、橋接ダイとコプルポストを組み合わせることで、高い密度での電気接続を実現する。

新規性従来は低密度な電極を使用していたが、本発明では超高度密度コプルスタッドを採用し、高密度接続を可能にした。

クレーム範囲橋接型インターポーザには、超高度密度コプルスタッドとコプルポストが配置され、これらは異なる密度の電極構造と組み合わさることで、高いパッケージング効率を達成する。

US20230282605A1 ★★★ 全文

Solder based hybrid bonding for fine pitch and thin blt interconnection

MICRON TECHNOLOGY INC 2023-09-07 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か半導体デバイス間の接合構造とその製造方法

課題従来のパッケージング技術では、微細なピッチでのメカニカル安定性や溶接非浸潤性、TSV凹部が問題となる。

解決手段ポリマー層間の接合と溶接 bumps-TSV の接合を組み合わせたハイブリッド接合技術により、微細なピッチでの接続を実現。

新規性従来は単一の材料による接合。本発明ではポリマー層と溶接 bumps-TSV の組み合わせにより、微細化に対応した接合技術を提供。

クレーム範囲複数の半導体デバイス間で、ポリマー層間の接合と溶接 bumps-TSV の接合を用いたハイブリッド接合構造。各デバイスには、TSVと対応する開口部を持つ2つのポリマー層が配置される。

US20230040467A1 ★★★ 全文

Interposer with die to die bridge solution and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-02-09 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサとダイ間橋接ソリューションに関する半導体パッケージ

課題従来のRDL構造では、金属配線が厚くなるとメタルルーティング密度が低下する問題。

解決手段インピオサ上に複数のダイを配置し、金属 redistribution 層（RDL）を使用してダイ間の橋接を実現。

新規性従来は単一のダイのみを配置。本発明では複数のダイをインピオサ上に配置し、ダイ間で金属配線を使用して橋接する。

クレーム範囲[原文] 1. A semiconductor package, comprising: a plurality of inorganic dielectric layers including a plurality of metal interconnect layers formed therein and a plurality of first contact pads; a plurality of organic dielectric layers disposed on and electrically connected to the plurality of inorganic di

重要度の理由インピオサ、ダイスタック、RDL

US20220222198A1 ★★★ 全文

Sideband interface for die-to-die interconnects

LANKA NARASIMHA 2022-07-14 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間インターフェース用サイドバンドインタフェースの実装

課題高密度、低遅延なダイ間接続が必要だが、主帯で同期情報などを伝送すると帯域幅が低下する。

解決手段サイドバンドを多プロトコル対応インタフェースに統合し、初期化とトレーニングを行うことで、独立したリセットの実現と同期情報の効率的な伝送を可能にする。

新規性従来は主帯で同期情報を伝送していたが、本発明ではサイドバンドを使用することで、帯域幅を確保しつつ高速な初期化を達成する。

クレーム範囲ダイ間インタフェースの物理層回路がサイドバンドデータとクロックを受信し、これらを処理してダイ間通信を行う構造。

重要度の理由sideband, initialization, multi-protocol

US20230100228A1 ★★★ 全文

Physical and electrical protocol translation chiplets

INTEL CORP 2023-03-30 Interposer/Pkg

主担当: 設計設計

何の発明か物理と電気プロトコル変換チップレットの製造

課題異なるノードで製造されたチップレットやIPブロック間での互換性の欠如により、多チップモジュールやSOCレベルでの接続が困難。

解決手段異なるピッチのバッキングとプロトコル変換機能を持つ複数のチップレットを組み合わせることで、物理的なピッチと電気的プロトコル間の変換問題を解決。

新規性従来は異なるノードで製造されたバッキングを再製造するか、ソフトIPを使用してプロトコル変換を行う必要があったが、本発明では同一モジュール内で異なるピッチを持つバッキングを組み合わせることで解決。

クレーム範囲[原文] 1. A die, comprising: a substrate with a first surface and a second surface opposite from the first surface, wherein the substrate comprises a semiconductor material; first bumps with a first pitch on the first surface of the substrate; a first layer that surrounds the first bumps, wherein the first

重要度の理由異なるノードで製造されたチップレット間での互換性問題とその解決策

US20210398906A1 ★★★ 全文

Scalable and interoperable phyless die-to-die io solution

INTEL CORP 2021-12-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間IOソリューションの実装

課題異なるピッチのバッキン bump を持つチップレット間の相互接続が困難で、ハードIPのカスタマイズ設計が必要であり、互換性も限られている。

解決手段異なるピッチを持つバッキン bump のチップレット間を接続するためのインタコンネクトを使用し、物理層（PHY）なしのIO bump map を用いることでハードIPのカスタマイズ設計を避ける。

新規性従来は異なるピッチのバッキン bump のチップレット間ではPHYが必要で互換性が限られていた。本発明ではPHYなしのIO bump map を用いることで、異なるピッチを持つバッキン bump のチップレット間での相互接続を可能にした。

クレーム範囲異なるピッチを持つバッキン bump のチップレット間をインタコンネクトで接続する電子パッケージ。また、異なる金属層を使用して信号伝送を行う電子パッケージ。さらに、非対応の受信回路と対応する発信回路を持つ半導体ダイ。

重要度の理由異なるピッチのバッキン bump のチップレット間接続

US20250046775A1 ★★★ 全文

Remapping layers for photonic interposers

LIGHTMATTER INC 2025-02-06 Interposer/Pkg

主担当: 設計設計

何の発明か光子インタポーザと電子チップを接続するためのリマッピング層

課題異なる電気インターフェースを持つ光子チップと電子チップを統合する難しさ。

解決手段光子インタポーザと電子チップ間の異なる電気インターフェースを統一するリマッピング層を使用。

新規性従来は直接接続が困難な異なるインターフェースを持つチップを統合。本発明ではリマッピング層により統合可能。

クレーム範囲光子インタポーザと電子チップ間の異なる電気インターフェースを統一するためのリマッピング層を含む電子-光子パッケージ。

US20220415847A1 ★★★ 全文

Features for improving die size and orientation differentiation in hybrid bonding self assembly

INTEL CORP 2022-12-29 Interposer/Pkg

主担当: Bonding Bonding

何の発明か複数のダイをウェーファーに自組装するための構造と方法

課題自組装プロセスでは初期ピックアンドプレイスが必要で、かつ近接位置に配置される異なるサイズのダイ間での差別化が不十分である。

解決手段異なる幅を持つ pedestal を用いることで、異なるサイズのダイを区別し容易にウェーファー上に配置する。

新規性従来は同一の水滴表面張力により同じ bonding 力を受けたが、本発明では異なる pedestal 幅により異なる bonding 力を得ることができる。

クレーム範囲ウェーファー上に異なる幅を持つ pedestal を用いて複数のダイを配置する方法と装置。

重要度の理由background limitation, summary solution, claims different pedestal width

US20240006331A1 ★★★ 全文

Embedded die on interposer packages

INTEL CORP 2024-01-04 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに埋め込まれたダイと贯穿孔インタポーザを用いた構造

課題電子デバイスが小型化する中、装置の面積を減らすことが重要で、これにはパッケージ間の歪みとz高さの減少が必要。

解決手段埋め込まれたダイを持つ贯穿孔インタポーザを使用し、前後方向に導通する貫通配線により、バックサイドパッケージ接続を実現し、パッケージ間の歪みとz高さを最小限に抑えている。

新規性従来はダイが上部に配置され、背面に配線が露出していたが、本発明では贯穿孔インタポーザを通じてダイが埋め込まれており、背面からの接続が可能になった。

クレーム範囲貫穿孔インタポーザとその中に埋め込まれたダイを有するICパッケージの構造。さらに、ダイが背面に配置されるとともに、他のパッケージやダイが堆積される可能性も含まれる。

重要度の理由through-via インターポーザー, embedded die

US20230290740A1 ★★★ 全文

Anodized film substrate base, anodized film substrate part having same, anodized film-based interposer having same, and semiconductor package having same

POINT ENGINEERING CO LTD 2023-09-14 Interposer/Pkg

主担当: CMP CMP

何の発明か半導体チップを設置するための酸化膜基板、その部分、およびパッケージ

課題電子機器向けの軽量、小型、高速、多機能、高性能、高信頼性製品の需要が増加している。従来のシリコンやガラスベースのインターポーザーでは、信頼性と電気特性を向上させることが難しくなっている。

解決手段酸化膜基板を使用したインターポーザーを開発し、垂直方向の導電部を含む酸化膜基板ベースを用いることで、従来のシリコンやガラスベースのインターポーザーに比べて信頼性と電気特性を向上させた。

新規性従来はシリコンまたはガラスを使用していたが、本発明では酸化膜を使用することで、より高度な信頼性と電気特性を実現した。

クレーム範囲独立特許請求の範囲1は、半導体チップを設置するためのインターポーザーが含まれており、そのインターポーザーには垂直方向の導電部を持つ酸化膜基板ベースが使用されている。

重要度の理由anodized film 基板, vertical conductive part

US20210098419A1 ★★★ 全文

Fabricating active-bridge-coupled gpu chiplets

ADVANCED MICRO DEVICES INC 2021-04-01 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かGPUチップレットを活性ブリッジ接合して形成する方法

課題コンピューティングデバイスでは、より多くの性能と機能をより小さなスペースに統合するために、プロセッサダイの密度と統合されたダイ数が増加している。

解決手段活性ブリッジ接合を使用してGPUチップレットを形成し、共有キャッシュメモリを持つ活性ブリッジチップレットを介して2つのGPUチップレット間でデータ交換を行うことで、コスト削減と生産性向上を達成。

新規性従来は個別のプロセッサコアを統合した単一のダイに配置していたが、本発明では異なるGPUチップレット間で共有キャッシュメモリを持つ活性ブリッジチップレットを使用。

クレーム範囲2つのGPUチップレットと活性ブリッジチップレットを接合し、それらを基板に固定する工程。活性ブリッジチップレットは2つのGPUチップレット間で共有キャッシュメモリを持つ。

重要度の理由GPU チップレットs, active bridge, cache memory

US20230378137A1 ★★★ 全文

Thermally efficient semiconductor device assemblies including interposers carrying a subset of the external contacts of the assembly, and methods of making the same

MICRON TECHNOLOGY INC 2023-11-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体デバイスアセンブリとその製造方法

課題薄型かつ熱効率の良い半導体デバイスアセンブリの設計が難しくなる問題。

解決手段インタポーザを基板の裏側に設置し、制御ダイと一部の外部接点を配置することで、制御ダイへの熱伝導を促進する。

新規性従来は厚みのあるパッケージを使用していたが、本発明ではインタポーザを基板裏側に設置し、薄型化と同時に効率的な熱伝導を実現。

クレーム範囲[原文] 1. A semiconductor device assembly, comprising: a substrate including a first plurality of external contacts; an interposer having a length and a width each less than both a length and a width of the substrate, the interposer having a plurality of inner contacts on a first side and having a second p

重要度の理由thin and thermally-efficient semiconductor device assembly designs

US20230120252A1 ★★★ 全文

Semiconductor package aligning interposer and substrate

SAMSUNG ELECTRONICS CO LTD 2023-04-20 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとサブストラートを適切にalinするための半導体パッケージ

解決手段コンネクタとチップ間、およびコンデンサの位置を利用してインタポーザとサブストラートをalinする。

新規性従来は直接電気的接続が難しかったインタポーザとサブストラートの間でコンネクタを使用し、キャパシタを介してalinさせる。これにより精度が向上。

クレーム範囲[原文] 1. A semiconductor package comprising: a first substrate; a first semiconductor chip disposed on the first substrate; an interposer disposed on the first semiconductor chip; a connecter spaced apart from the first semiconductor chip in a first horizontal direction and extending between the first sub

重要度の理由インタポーザ, サブストラート, コンネクタ, キャパシタ

US20240112968A1 ★★★ 全文

Anodic aluminum oxide film-based interposer for electrical connection and manufacturing method therefor, semiconductor package and manufacturing method therefor, multi-stacked semiconductor device and manufacturing method therefor, display and manufacturing method therefor

POINT ENGINEERING CO LTD 2024-04-04 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かアノダックスアルミニウム酸化膜を使用した電気接続用インターポーザーとその製造方法

課題半導体デバイスの小型化、多機能化、高性能化、高容量化に伴うパッケージング技術の重要性が増し、高密度かつ高速なパッケージングが必要となっている。

解決手段アノダックスアルミニウム酸化膜からなるボディーに穴を形成し、その内部に電気接続材料と接着材を層状に形成することで、従来のソルダーバンプを使用したフリップチップ接合方法よりも小型で高密度なインターポーザーを製造できる。

新規性従来はソルダーバンプを使用していたが、本発明では電気接続材料と接着材を層状に形成することで、より小型かつ高密度のインターポーザーを実現している。

クレーム範囲アノダックスアルミニウム酸化膜からなるボディー内に形成された穴内部に電気接続材料と接着材を層状に形成したインターポーザー。

重要度の理由アノダックスアルミニウム酸化膜、電気接続材料、接着材

US20240266272A1 ★★★ 全文

Interposer, method of designing interposer, and method of manufacturing interposer

SAMSUNG ELECTRONICS CO LTD 2024-08-08 Interposer/Pkg

主担当: 設計設計

何の発明かインターポーザーの製造方法と設計方法

課題半導体デバイスの設計が複雑化し、時間とコストが増加している。

解決手段ライブラリを使用してバムパッドの配置を自動化することで、設計時間を短縮し、コストを削減する。

新規性従来は手動で各コンポーネントのレイアウトを決定していたが、本発明ではライブラリから適切なパッドを選択して配置することで自動化している。

クレーム範囲[原文] 1. A method of manufacturing an interposer, the method comprising: providing a design of the interposer; and manufacturing the interposer based the design of the interposer, wherein the interposer comprises bump pads contacting external connection bumps and spaced apart from each other at a distance

US20250014978A1 ★★★ 全文

Package module including an interposer with a dummy via, package structure including the package module and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-01-09 Interposer/Pkg

主担当: 設計設計

何の発明かパッケージモジュールとその製造方法

課題プローブテストによるパッケージモジュールの歪みや熱膨張がもたらすインタポーザークラックの問題

解決手段インタポーザーにダミービア形成領域を設け、その領域上に半導体ダイの端部を配置することで、パッケージモジュールの歪みによるクラックリスクを軽減。

新規性従来は半導体ダイの端部がインタポーザー表面に直接接触。本発明ではダミービア形成領域を使用して、ダイとインタポーザー間の余裕を作り出す。

クレーム範囲インタポーザー上にダミービア形成領域を設け、その領域上に半導体ダイを配置し、モールディング材で覆う構造とその製造方法

重要度の理由インタポーザークラック, ダミービア

US20210118756A1 ★★★ 全文

Hybrid interposer of glass and silicon to reduce thermal crosstalk

INTEL CORP 2021-04-22 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かガラスとシリコンを組み合わせたハイブリッドインターポーザーを使用した半導体パッケージ

課題高密度なダイスタックによる熱管理が難しくなる問題

解決手段低熱伝導性材料とシリコンまたはダイヤモンドを組み合わせたハイブリッドインターポーザーを使用し、CPUダイやHBMダイとの接続を改善。

新規性従来のパッシブなシリコンインターポーザーより、低熱伝導性材料と高熱伝導性材料の組合せにより効果的な熱分散が可能に

クレーム範囲[原文] 1. A semiconductor package, comprising: a hybrid interposer includes a first region and a second region, wherein the first region is comprised of low thermal conductive materials, and wherein the second region is comprised of silicon materials or diamond materials; a first die on the first region of

重要度の理由低熱伝導性材料と高熱伝導性材料の組合せ、複数のダイとの接続

US20220359464A1 ★★★ 全文

Scalable network-on-package for connecting chiplet-based designs

APPLIED MATERIALS INC 2022-11-10 Interposer/Pkg

主担当: 設計設計

何の発明かネットワークオンパッケージを用いたチップレット間通信方法とシステム

課題モジュール化されたチップレット設計における互換性と通信問題

解決手段複数のインターフェースブリッジが異なるプロトコルを共通プロトコルに変換し、ルーティングネットワークがその間でトラフィックを転送する。

新規性従来は個々のチップレットが独自のプロトコルを使用していたが、本発明では共通プロトコルに変換して通信を行う。

クレーム範囲[原文] 1. An network-on-package (NoPK) for connecting a plurality of chiplets, the NoPK comprising: a plurality of interface bridges configured to convert a plurality of protocols used by the plurality of chiplets into a common protocol; a routing network configured to route traffic between the plurality o

US20210225750A1 ★★★ 全文

Packages with Si-Substrate-Free Interposer and Method Forming Same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-07-22 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less interposerを使用したデバイスダイの積層と接合方法

課題複数のデバイスダイを同一パッケージ内に配置し、効率的に互いに接続する方法が求められていた。

解決手段異なる基板上に形成されたロジックダイとメモリダイの間で直接接合することで、従来の半導体サブストラートを使用せずに複数のデバイスダイを効率的に積層・接続する。

新規性従来は半導体サブストラートを使用してTSVを形成し、その上にダイを配置していたが、本発明ではSi-less interposerを使用して直接接合を行う。これにより、コスト削減と小型化が可能となった。

クレーム範囲ロジックダイとメモリダイの間で直接接合することで複数のデバイスダイを効率的に積層・接続する方法を保護している。

重要度の理由Si-less インターポーザー, ハイブリッドボンディング, die stacking

US20230059142A1 ★★★ 全文

Flip chip packaged devices with thermal interposer

TEXAS INSTRUMENTS INC 2023-02-23 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスをフリップチップ方式でパッケージングし、熱伝導性インターポーザを使用した構造

課題電子デバイスをパッケージングする際に、製品化後のデバイスの分離が困難であり、また熱管理に課題がある。

解決手段フリップチップ方式で半導体ダイをパッケージングし、その裏面と熱伝導性インターポーザを接続することで熱管理を改善。さらに、モールド化合物で覆うことでデバイス間の分離が容易になる。

新規性従来はフリップチップ方式で半導体ダイを直接パッケージングし、その裏面に熱伝導性インターポーザを設置。これにより従来の接合ワイヤによる問題を解決し、効率的な熱管理が可能となる。

クレーム範囲[原文] 1. An apparatus, comprising: a package substrate having a die mount surface; a semiconductor die that is flip chip mounted to the package substrate on the die mount surface, the semiconductor die having post connects having proximate ends on bond pads on an active surface of the semiconductor die, a

US20220157799A1 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on-package structures

INTEL CORP 2022-05-19 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーカーとチップパッケージの組み立て方法

解決手段オフセットインターポーカーを使用して、ロジックデバイスとメモリデバイス間の接続問題を分離し、より効率的なチップパッケージングを実現。

新規性従来は単一の基板上に直接接続するが、本発明ではオフセットインターポーカーを使用して、異なるデバイス間の接続問題を分離。

クレーム範囲[原文] 1. A package, comprising: an interconnect structure; an interposer coupled to the interconnect structure, the interposer having a through hole therein, the interposer having a first plurality of conductive pads above a second plurality of conductive pads, and a plurality of conductive vias coupling

US20230282615A1 ★★★ 全文

Stacked die packaging architecture with conductive vias on interposer

INTEL CORP 2023-09-07 Interposer/Pkg

主担当: 設計設計

何の発明か積層ダイのパッケージ構造と製造方法

課題従来のICダイは単一層に配置され、多層化が困難で、互いの間での信号伝送が制限される。

解決手段複数のICダイを積層し、各層間にコンダクティブビアとリディストーションレイヤーを使用して信号伝送を行う。

新規性従来は単一層に配置されたICダイ。本発明では多層化され、互いの間で信号が効率的に伝送される。

クレーム範囲[原文] 1. A microelectronic assembly, comprising: an interposer having a first face and a second face opposite to the first face; a plurality of integrated circuit (IC) dies in a plurality of layers on the first face of the interposer, the plurality of IC dies being encased by a dielectric material; a pack

重要度の理由複数の積層ダイ、コンダクティブビア、リディストーションレイヤー

US20250029921A1 ★★★ 全文

Selectable Monolithic or External Scalable Die-to-Die Interconnection System Methodology

APPLE INC 2025-01-23 Interposer/Pkg

主担当: Bonding Bonding成膜Litho

何の発明か多チップ構造とその製造方法

課題従来の2D、2.5D、3Dパッケージングでは、ダイ間接続が複雑化し、設計柔軟性が制限される。

解決手段同一ウェーハ上に並列配置された複数のダイと、各ダイ間でルーティングを形成する構造。ダイは内部接続もしくは外部接続のために切り離すことができる。

新規性従来はダイ間接続が製造工程中に決定される。本発明ではダイ設計段階で冗長なダイ間ルーティングを配置し、ダイを切り離した後も内部または外部接続を選択できる。

クレーム範囲パッケージレベルの接合層と接合ピンを持つ複数のダイと、これらを接合するパッケージレベルのダイ間ルーティングを含む多チップ構造。

重要度の理由chip-level die-to-die routing, ハイブリッドボンディング

US20230178469A1 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2023-06-08 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにインタポーザを用いる方法

課題高性能かつ小型化された半導体デバイスの需要に対応するため、高メモリ帯域幅を実現できる半導体パッケージが必要。

解決手段インタポーザと複数の半導体チップを用いたスタック構造により、高メモリ帯域幅を達成。インタポーザには基板層と垂直貫通電極が含まれる。

新規性従来は単一のチップのみを使用していたが、本発明では複数の半導体チップをスタックし、インタポーザに接続することで高密度化と高性能化を実現。

クレーム範囲インタポーザと複数の半導体チップを用いたスタック構造を持つ半導体パッケージ。インタポーザには垂直貫通電極が含まれ、半導体チップは基板層に接続される。

US20210098422A1 ★★★ 全文

Composite ic chips including a chiplet embedded within metallization layers of a host ic chip

INTEL CORP 2021-04-01 Interposer/Pkg

主担当: Bonding BondingMetal熱処理

何の発明かチップレットをメタル化層間に埋め込むIC構造

課題モナリシックIC製造には性能制限があり、複数のICチップ統合技術が調査されているが、コスト高や接続効率低下などの問題がある。

解決手段チップレットをメタル化層間に埋め込み、上部メタル化層を形成することで、異なるプロセスからのチップを統合し、接続効率とレイテンシを改善する。

新規性従来は単一のチップ上に接続構造を形成していたが、本発明ではチップレットをメタル化層間に埋め込むことで複数の異なるプロセスからのチップを統合できる。

クレーム範囲ホストICチップとチップレットをメタル化層間に配置し、上部メタル化層を形成することで、異なるプロセスからのチップを統合したIC構造を保護する。

重要度の理由チップレット, hybrid_bonding

US20230343718A1 ★★★ 全文

Homogeneous chiplets configurable as a two-dimensional system or a three-dimensional system

MICROSOFT TECHNOLOGY LICENSING LLC 2023-10-26 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムの構築

課題従来のシリコンダイはパワーアンドパフォーマンストレードオフや設計・半導体技術制約から問題を抱えており、積層構造もコスト高でパフォーマンスが低い。

解決手段2つのチップレットを垂直に積層し、ダイ間のデータ転送パスを提供する垂直ダイ間接続構造を使用することで、パフォーマンスとコスト効率を向上させている。

新規性従来は水平方向のダイ間接続のみ。本発明では垂直方向のダイ間接続も導入している。

クレーム範囲2つのチップレットを垂直に積層し、それぞれのロジックブロックとメモリブロック間でデータ転送パスを提供する垂直ダイ間接続構造を使用したシステム。

US20210134726A1 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2021-05-06 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かマルチチップパッケージにおけるダイ間接続構造の提供方法

課題多機能性とコスト削減を実現するため、ダイ間の高密度接続が必要だが、有機基板での微細な互結線の形成は困難。

解決手段Si橋を使用し、ダイ間の微細互結を実現。有機基板内やその上に配置することでコスト効率性を向上。

新規性従来は大型のSiインタポーザとTSVが必要だったが、本発明では小型のSi橋を使用し、コスト削減と密度改善を達成。

クレーム範囲ダイ間の微細互結を提供するため、基板内またはその上の開口部や穴に配置されたSi橋を使用したマルチチップパッケージ。

重要度の理由多機能性とコスト削減

US20220262716A1 ★★★ 全文

Semiconductor Package and Passive Element with Interposer

INFINEON TECHNOLOGIES AG 2022-08-18 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとインピーダンス要素をインピーダンス基板に設置する方法

課題高効率かつ小型化された電力モジュールの実現

解決手段インピーダンス基板と半導体パッケージ、離散的なインピーダンス要素を組み合わせて垂直方向に接続し、効率的に電気信号を伝送する。

新規性従来は水平方向の接続が主流だったが、本発明では垂直方向の接続により小型化と高効率を実現。

クレーム範囲[原文] 1. A semiconductor assembly, comprising: an interposer that comprises an electrically insulating substrate, a plurality of upper contact pads disposed on an upper surface of the substrate, and a plurality of lower contact pads disposed on a lower surface of the substrate that is opposite from the up

重要度の理由power_module, high_performance, small_footprint

US20250087589A1 ★★★ 全文

Interconnection structure for mult-chip interposer and method of manufacturing same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-03-13 Interposer/Pkg

主担当: 設計設計

何の発明か多チップインターポーザ用の接続構造とその製造方法を発明。

課題半導体プロセス技術の進歩により、チップ間の接続構造がより精密化され、従来の接続方法では設計上の制約や性能低下が生じている。

解決手段垂直方向に積層されたビアと水平方向に配置された接触ボンクを用いた接続構造により、チップ間の高密度接続を実現している。

新規性従来は単一の垂直方向のビアを使用していたが、本発明では水平方向にもビアを配置し、接触ボンクとの接続を改善している。

クレーム範囲多チップインターポーザ用の接続構造には、垂直方向に積層されたビアとその上部に配置された水平方向への接続手段が含まれる。

重要度の理由多チップインターポーザ、垂直ビア、水平接触ボンク

US20210050339A1 ★★★ 全文

Graphics Processing Unit and High Bandwidth Memory Integration Using Integrated Interface and Silicon Interposer

MICRON TECHNOLOGY INC 2021-02-18 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリとグラフィックスプロセッシングユニットを統合するための半導体装置

課題従来のハイバンドwidthメモリは、DRAMチップスタックとTSVを使用して構築され、その配置が制約が多い。

解決手段Siインターポーザと再配線層（RDL）を使用し、メモリデバイスとプロセッシングユニットを直接通信させることで、高効率な統合を達成する。

新規性従来は独立したデバイス間の接続にMicrobumpsを使用していたが、本発明ではSiインターポーザと再配線層（RDL）を用いて直接通信を可能にする。

クレーム範囲半導体装置アセンブリには、基板、メモリデバイス、プロセッシングユニット、Siインターポーザ、再配線層（RDL）が含まれる。これらの構造は、メモリとプロセッサ間の直接通信を可能にする。

重要度の理由半導体装置アセンブリ, Siインターポーザ, 再配線層（RDL）

US20220130738A1 ★★★ 全文

Flexible interposer

PRAGMATIC PRINTING LTD 2022-04-28 Interposer/Pkg

主担当: 設計設計

何の発明か柔軟基板に有機半導体を埋め込み、複数の接点層を設ける方法

解決手段柔軟なベースレイヤー内に有機半導体のアクティブ電子回路コンポーネントを埋め込み、異なる表面に配置されたパターン化接点層によりICと接続する。

新規性従来は有機基板上で単なる配線や接触 redistribution の役割のみ。本発明ではアクティブ電子回路も統合し、より密な配列を実現。

クレーム範囲[原文] 1. An interposer subassembly for an electronic system having at least one integrated circuit (IC) component, comprising: a flexible base layer, having a first surface and an opposing second surface; at least one active electronic circuit component comprising a thin film of semiconductor, operatively

重要度の理由柔軟基板、有機半導体、パターン化接点層

US20230197554A1 ★★★ 全文

Thermal bridge interposer structure

QUALCOMM INC 2023-06-22 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か熱橋インターポーザ構造を用いた半導体装置の製造方法

解決手段ダイと基板間で熱伝導性インターフェースを使用し、その中に熱橋インターポーザ（THBI）構造を設けることで、ダイの一部を基板に直接接続する。

新規性従来はダイと基板間を介して接続。本発明ではダイの一部をTHBI構造を通じて基板に直接接続。

クレーム範囲[原文] 1. An apparatus comprising a semiconductor device, wherein the semiconductor device comprises: a die; a thermally conductive interface comprising a thermal bridge interposer (THBI) structure; and a substrate, wherein the die is coupled to the substrate by the thermally conductive interface and at le

US20220013519A1 ★★★ 全文

Interposer-Less Multi-Chip Module

IBM 2022-01-13 Interposer/Pkg

主担当: 設計設計

何の発明かチップを基板上に直接押し込むことで互換モジュールを作成する方法

課題Siインタポーザーを使用したチップパッケージングの高コストと複雑性

解決手段チップを異なる深さで押し込んだベースフィルム上に配置し、トップ面が同一平面になるようにする。また、チップの厚みが異なる場合でも同様のプロセスを行う。

新規性従来はSiインタポーザーを使用してチップを接続していたが、本発明ではチップを直接押し込むことでコスト削減と簡易化を実現。

クレーム範囲[原文] 1. An interposer-less multi-chip module, comprising: a substrate; a base film disposed on the substrate; and chips pressed into the base film, wherein top surfaces of the chips are coplanar.

重要度の理由cost, complexity, Si インターポーザー, TSV

US20240213129A1 ★★★ 全文

Interposer device and semiconductor package structure

GLOBAL UNICHIP CORP 2024-06-27 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ装置と半導体パッケージ構造を提供する。

解決手段L字型の信号線と接地線を有するインタポーザ装置により、複数の回路信号を2つの半導体デバイス間で伝送する。

新規性従来は直線的な信号線を使用していたが、本発明ではL字型の信号線と接地線を使用することで Shielding 效果を向上させた。

クレーム範囲[原文] 1. An interposer device, configured to transmit a plurality of circuit signals between two semiconductor devices, comprising: two first bump regions, respectively coupled to the two semiconductor devices; a first channel region, connected between the two first bump regions; a plurality of first sign

US20250112168A1 ★★★ 全文

Hybrid bonding with embedded alignment markers

INTEL CORP 2025-04-03 Interposer/Pkg

主担当: Bonding Bonding

何の発明か複数の異種ICダイをハイブリッド接合して構成する方法

課題再構築ワッfersに接合層を追加する際に、再構築ダイと接合層間の正確な位置合わせが困難。

解決手段異なるプロセスノードやサイズを持つ異種ICダイを接合し、接合層とダイ間の高精度位置合わせを実現。

新規性従来はフレームを使用して位置合わせ。本発明では埋め込みアライメントマーカーを使用して位置合わせ。

クレーム範囲複数の異種ICダイと接合層、およびアライメントマーカーを備えた装置。特定のダイ表面に接合された複数の第1層と、その一部がダイ間にある構造部品を持つ構造。

重要度の理由埋め込みアライメントマーカー, ハイブリッド接合

US20210175161A1 ★★★ 全文

Interposer, semiconductor package including the same, and method of fabricating the interposer

SAMSUNG ELECTRONICS CO LTD 2021-06-10 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとその製造方法を提供する。

課題2.5Dパッケージ用インタポーザの複雑な製造プロセスによる高コスト問題。

解決手段通過電極構造、接続ターミナル構造、光硬化性ポリマー層を用いた簡易化された製造プロセス。

新規性従来は複雑なプロセスで製造されていた2.5Dパッケージ用インタポーザ。本発明では通過電極構造と接続ターミナル構造を介した光硬化性ポリマー層の使用により簡略化。

クレーム範囲インタポーザは、通過電極構造と接続ターミナル構造を有し、これら間に光硬化性ポリマー層が配置される。また、パッケージサブストラート上に配置されたインタポーザと重複する位置に配設された半導体デバイスを含む半導体パッケージ。

重要度の理由through-電極, connection terminal, photosensitive polymer

US20210134695A1 ★★★ 全文

Interposer board having heating function and electronic device using the same

ASTI GLOBAL INC TAIWAN 2021-05-06 Interposer/Pkg

主担当: 設計設計

何の発明か非導電性フィルムと電子機器

課題従来の非導電性フィルムではICチップをPCBに接合する際に十分な性能が得られない。

解決手段形状変化可能な非導電性フィルムとマイクロヒータを使用し、ICチップと基板間の接続性を向上させる。

新規性従来は固定形状の非導電性フィルム。本発明では形状が加熱によって変化する非導電性フィルムを使用。

クレーム範囲[原文] 1. A non-conductive film having heating function, comprising: a non-conductive body, wherein a shape of the non-conductive body is changeable by heating; and a plurality of micro heaters disposed on or in the non-conductive body.

重要度の理由背景技術・課題・解決手段に登場する語句を使用

US20220208728A1 ★★★ 全文

Thermally efficient semiconductor device assemblies including interposers carrying a subset of the external contacts of the assembly, and methods of making the same

MICRON TECHNOLOGY INC 2022-06-30 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体デバイスアセンブリの構造と製造方法

課題薄型かつ熱効率の良い半導体デバイスアセンブリの設計が難しくなる問題。

解決手段インタポーザを基板の裏側に設置し、コントローラダイと一部の外部接点を配置することで、コントローラダイへの熱伝導を改善。また、インタポーザ上に球面配線アレイを配置してアセンブリサイズを維持。

新規性従来は厚みのある基板とメモリダイを使用していたが、本発明では薄い基板とコントローラダイを配置し、インタポーザで外部接点を提供することで薄型化と熱効率の向上を達成。

クレーム範囲基板の裏側に設置されたインタポーザを使用した半導体デバイスアセンブリ。コントローラダイはメモリダイの上に配置され、外部接点はインタポーザと基板から提供される。

US20230260891A1 ★★★ 全文

Semiconductor package including an interposer and method of fabricating the same

SAMSUNG ELECTRONICS CO LTD 2023-08-17 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段従来は下部パッケージと上部パッケージ間の空隙を埋めるための新たな構造を提案。また、チップとパッケージ間の接続に有効な新しい接合テクニックを提供。

新規性従来は単純な下部パッケージ上にチップを配置するだけだったが、本発明ではインターポーザーとその周囲の空隙埋め材料を使用してより複雑で効率的な接続構造を実現。

クレーム範囲[原文] 1. A semiconductor package, comprising: a lower package substrate; a lower semiconductor chip disposed on the lower package substrate; an interposer disposed over the lower package substrate and the lower semiconductor chip; and an under-fill layer disposed between the interposer and the lower packa

重要度の理由インターポーザー, under-fill 層, through hole

US20230317623A1 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2023-10-05 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを含む半導体パッケージ

課題高集積化された複数の半導体チップ間の接続に印刷基板が不適切な場合、インタポーザを使用した半導体パッケージが必要となった。

解決手段下部再分布構造と上部再分布構造を介して複数の半導体チップを接続し、コスト効率よく実装するためのインタポーザを利用している。

新規性従来は単一の基板上で高集積化されたチップ間を直接接続していたが、本発明ではインタポーザを使用して接続することでコストを削減できる。

クレーム範囲[原文] 1. A semiconductor package comprising: a lower redistribution structure comprising a plurality of lower insulating layers and a plurality of lower redistribution line patterns respectively on at least one of top surfaces and bottom surfaces of the plurality of lower insulating layers; a plurality of

US20250038132A1 ★★★ 全文

Systems and methods for providing dynamic security fabric interposers in heterogeneously integrated systems

CHARLES STARK DRAPER LABORATORY INC 2025-01-30 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに組み込まれた電気的に活性化されたインターポーザーによるセキュリティ機能提供システム

課題高度なパッケージング技術により複数のデバイスを統合するが、個々のコンポーネントの信頼性と安全性が問題となる。

解決手段インターポーザーに電気的に活性化されたデバイスを設置し、ICダイとの間でセキュリティ機能を提供することで解決。また、バックサイドパワーデリバリーネットワークを使用して機能制御を行う。

新規性従来は単に物理的なインターポーザーのみ。本発明では電気的に活性化されたデバイスを設置し、セキュリティ機能を提供する。

クレーム範囲ICパッケージに組み込まれた1つ以上のICダイとインターポーザーの間で電気的に活性化されたデバイスを使用してセキュリティ機能を提供し、バックサイドパワーデリバリーネットワークとの接続も含まれる。

重要度の理由インターポーザー, security functions, backside power delivery

US20210028117A1 ★★★ 全文

Ceramic interposers for on-die interconnects

INTEL CORP 2021-01-28 Interposer/Pkg

主担当: 設計設計

何の発明かセラミックインターポーザを使用したダイ分割パッケージング

課題パッケージング中に半導体デバイスの小型化により信号間の有用性が損なわれる可能性。

解決手段セラミックインターポーザは、チップとパッケージサブストリート間のSpacerとして使用され、銅柱接続による銅拡散問題を低減。異なるセラミック化学物質が用途に応じて選択される。

新規性従来はシリコンインターポーザを使用していたが、本発明では損失の少ないセラミックダイレクタリックエレクトリックスを使用することで信号損失を低減。

クレーム範囲セラミックインターポーザが包まれたオーバーモールドマス、その中に配置された底面ダイ、そしてこの底面ダイと接続されるチップレットとI/Oダイの構成。

重要度の理由セラミックインターポーザ、TSV

US20240274587A1 ★★★ 全文

3d chiplet integration using fan-out wafer-level packaging

META PLATFORMS TECH LLC 2024-08-15 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを積層した3Dチップアセンブリの構築

課題チップレット間の電気的な接続が複雑になり、パッケージングサイズが大きくなる問題。

解決手段異なる方向に面する活性フロントサイドを持つ2つのチップレットを配置し、メモリサブパッケージを介在させることで、接続の複雑さとパッケージングサイズを軽減。

新規性従来は垂直に積層したチップレット間の電気的な接続が困難だったが、本発明では活性フロントサイドが異なる方向に面する2つのチップレットを使用し、メモリサブパッケージを介在させることで解決。

クレーム範囲異なる方向に面する活性フロントサイドを持つ2つのチップレットとメモリサブパッケージを積層配置することで構成される3Dチップアセンブリ。

重要度の理由チップレット, die_stacking, TSV

US20210375837A1 ★★★ 全文

Semiconductor device with active interposer and method for fabricating the same

NANYA TECHNOLOGY CORP 2021-12-02 Interposer/Pkg

主担当: Metal Metal

何の発明かアクティブインターポーザとメモリダイ、ロジックダイを積層した半導体装置

課題半導体デバイスの小型化に伴う品質、出力、性能、信頼性の向上と複雑さの低減。

解決手段アクティブインターポーザとメモリダイ、ロジックダイを積層し、これらが電気的に接続されている。さらに、TSVやマイクロボムを使用して接続面を増やす。

新規性従来は単純なダイスタッキング。本発明ではアクティブインターポーザとメモリダイ、ロジックダイの積層により複雑さを低減し、性能を向上。

クレーム範囲アクティブインターポーザとメモリダイ、ロジックダイを電気的に接続した半導体装置。さらに、TSVやマイクロボムを使用して接続面を増やす。

重要度の理由アクティブインターポーザ, TSV, メモリダイ, ロジックダイ

US20210375741A1 ★★★ 全文

Silicon interposer including through-silicon via structures with enhanced overlay tolerance and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-12-02 Interposer/Pkg

主担当: 設計設計

何の発明かSi_interposerの形成方法と構造

課題pick and place操作による位置誤差がTSVとRDL間の電気接続に影響を及ぼす。

解決手段橋ダイが配置された後、EMCフレームとRDLが形成される前に、TSVとパッケージ側メタルパッドとの間に余裕を持たせることで位置誤差に対する耐性を向上させる。

新規性従来は直接接触。本発明では間隔を設けた構造を採用する。

クレーム範囲[原文] 1. A fan-out silicon interposer comprising: a bridge die including an array of through-silicon via (TSV) structures extending through a silicon substrate; an encapsulant interposer frame that laterally surrounds the bridge die; a die-side redistribution structure including die-side bonding pads; pac

重要度の理由positioning error, overlay tolerance

US20210090985A1 ★★★ 全文

Wafer level package utilizing molded interposer

MICRON TECHNOLOGY INC 2021-03-25 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かワイヤーレベルパッケージ用のモールドインターポーザーとその製造方法

課題TSV（シリコン貫通ビア（TSV））を使用したCoWoS構造はコストが高く、 Passive Devices の配置によりインターポーザーの面積が大きくなる。

解決手段異なる材料でモールドされたRDL構造と金属ビアを用いた新しいインターポーザー設計により、コスト削減とサイズ縮小を達成。さらに、ダミービアを使用してパッケージング密度を向上させつつ、コストを抑える。

新規性従来はTSVを使用した複雑なプロセスが必要だったが、本発明では異なる材料でモールドされたRDL構造と金属ビアを用いることで簡略化。さらにダミービアの導入によりコスト削減。

クレーム範囲[原文] 1. A semiconductor package, comprising: a molded interposer, comprising: a first redistribution layer (RDL) structure disposed on a first side of a molding compound; a second RDL structure disposed on a second, opposite side of the molding compound; electrically conductive vias extending through the

重要度の理由モールドインターポーザー, RDL構造, 金属ビア

US20250343161A1 ★★★ 全文

Warpage mitigation in a cluster of multiple high bandwidth memory stacks

MARVELL ASIA PTE LTD 2025-11-06 Interposer/Pkg

主担当: 設計設計

何の発明か多層高帯域幅メモリスタックの歪み軽減装置

課題高帯域幅メモリ（HBM）デバイスの材料間の熱膨張不一致による歪みが、アセンブリと信頼性に影響を及ぼす。

解決手段複数のメモリダイが配置された板を使用して歪み軽減。板はダイ間を接続し、歪みを軽減する。

新規性従来は単一の板のみで接続。本発明では複数の板を使用して歪みを軽減。

クレーム範囲[原文] 1. An electronic device, comprising: a substrate; first and second stacks of integrated circuit (IC) dies, the first and second stacks being positioned adjacent to one another over the substrate and having first and second surfaces facing one another; a first plate disposed between the substrate and

重要度の理由反り（ワーページ）, HBM, plates

US20240014140A1 ★★★ 全文

Fan-out Wafer Level Package having Small Interposers

KOH WEI HU 2024-01-11 Interposer/Pkg

主担当: Metal Metal

何の発明か小型TSVインターポレットを使用したファンアウトワafferレベルパッケージ

課題RDLトレースとチップI/Oピン間の正確な位置合わせが困難で、生産効率が低下する。

解決手段小型TSVインターポレットを用いたリダストレイヤーなしのワイヤーボンディングにより、位置合わせ要件を緩和し、高い生産効率を実現。

新規性従来は大型複雑なインターポレットを使用していたが、本発明では小型TSVインターポレットとワイヤーボンディングによりコストダウンと高生産性を達成。

クレーム範囲チップの面積方向接合ピンと小型TSVインターポレット間のワイヤーボンディング、およびRDLなしでインターポレットとの接続を持つファンアウトワafferレベルパッケージ。

重要度の理由RDL, TSV, hybrid_bonding

US20220077223A1 ★★★ 全文

Processes, articles and apparatus that incorporate semiconductor switches and drive circuitry on compound semiconductor chiplets

LUMIODE INC 2022-03-10 Interposer/Pkg

主担当: 設計設計

何の発明か複数種類の半導体チップレットを形成し、異なる機能を持つこれらのチップレットを最終基板に配置する方法

解決手段異なる種類の半導体層を使用して異なる電子デバイスを作成し、その上にチップレットを形成し、最終基板に直接または中間基板経由で移動させる。

新規性従来は同一種類の半導体層を使用していたが、本発明では異なる種類の半導体材料を使用して機能的なデバイスを作成する。

クレーム範囲[原文] 1. A method of forming circuitry, comprising: forming a first set of circuit components in at least a first semiconductor layer of a first substrate; forming a second set of circuit components in at least a second semiconductor layer subsequent to forming the first set of circuit components, the sec

重要度の理由複数種類の半導体層、チップレット、最終基板

US20230223348A1 ★★★ 全文

High density interconnection using fanout interposer chiplet

APPLE INC 2023-07-13 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを使用した高密度互結パッケージ

課題モバイルデバイス向けに小型化と高性能化が求められる中、ダイの入出力密度と組み合わせ数が増加している。

解決手段RDL上に配置されたインタポーザチップレットと導電柱を使用し、複数のコンポーネント間の精密なルーティングを実現。

新規性従来はダイ最後型でインタポーザチップレットをRDL上に配置。本発明ではダイ最初型でも同様の構造が可能。

クレーム範囲[原文] 1. (canceled)

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20250201662A1 ★★★ 全文

Integrated circuit device including thermal interposer layer

QUALCOMM INC 2025-06-19 Interposer/Pkg

主担当: 設計設計

何の発明かダイが含む熱伝導性インターポーザ層とその製造方法

課題モバイルデバイスにおける高密度チップスタックによる過熱問題

解決手段ダイに隣接する熱伝導性インターポーザ層を設け、その中でTHVを通じてダイの接触点にコンダクティブコネクタを接続することで熱伝導を向上。

新規性従来は単一のダイ間の電気接続に限られていたが、本発明では複数のチップレット間での効率的な熱伝導と電気接続を実現。

クレーム範囲[原文] 1. A device comprising: a die including: a set of contacts coupled to a first side of the die; and active circuitry coupled to the set of contacts; a thermal interposer layer (TIL) adjacent to the first side of the die, the TIL including a thermally conductive material having one or more though hole

US20230154897A1 ★★★ 全文

High bandwidth die to die interconnect with package area reduction

APPLE INC 2023-05-18 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か折りたたみダイ構造によるパッケージング

課題モバイルデバイス向けにSoCコアを分割してダイ数を増やすことで、パッケージ面積を削減しつつ性能と機能を向上させる。

解決手段垂直インタポーザーとローカルインタポーザーの組み合わせを使用してダイを分割し、それぞれのダイ間で垂直および横方向に電気的に接続する。

新規性従来は単一のダイ上で微細化を進めるが、本発明ではSoCコアを分割して複数のダイを使用することで面積を削減。また、垂直インタポーザーとローカルインタポーザーの組み合わせによりダイ間の電気的接続を実現。

クレーム範囲下位パッケージ構造に垂直インタポーザーとローカルインタポーザーを使用し、ダイを分割して垂直および横方向に電気的に接続する構造。さらに、上位パッケージ構造がこの接続されたダイ群と電気的に接続される。

US20210074696A1 ★★★ 全文

Facilitating alignment of stacked chiplets

TOKYO ELECTRON LTD 2021-03-11 Interposer/Pkg

主担当: Metal Metal成膜熱処理Litho

何の発明かチップレットを積層する方法

課題従来の2次元半導体回路では、単位面積あたりのトランジスタ数の増加に伴うスケーリングの難しさ。

解決手段対称配置されたチップレットを形成し、その表面を対向させて垂直積層構造を作成する。

新規性従来は異なるチップレット間でアライメント機能が独立していた。本発明では共通の参考線を中心に配置することで、より正確なアライメントを実現。

クレーム範囲[原文] 1. A method for fabricating a semiconductor device, the method comprising: forming a plurality of chiplets on a substrate, each chiplet of the plurality of chiplets having a first surface on a first side of the chiplet and a second surface on a second side of the chiplet, a first chiplet and a secon

US20250118722A1 ★★★ 全文

Graphics Processing Unit and High Bandwidth Memory Integration Using Integrated Interface and Silicon Interposer

MICRON TECHNOLOGY INC 2025-04-10 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリとグラフィックスプロセッシングユニットを統合するための半導体装置

課題従来のハイバンドwidthメモリは、DRAMチップスタックとTSVを使用して構築され、その配置が制約が多い。

解決手段 Redistribution LayerとThrough Silicon Viaを使用し、バックエンドオブライン層を介した直接的な接続を可能にすることで、高帯域幅メモリとグラフィックスプロセッシングユニットの統合を実現。

新規性従来は独立したメモリコントローラを使用していたが、本発明では Redistribution LayerとThrough Silicon Viaを用いて直接的な接続を実現。

クレーム範囲半導体装置には、基板の上側と下側に形成された複数のインターリードと、これらが直接接続されている Redistribution Layerが含まれる。また、TSVを通じてバックエンドオブライン層と Redistribution Layerを電気的に接続する。

重要度の理由semiconductor device assembly, interconnects, 再配線層（RDL）, シリコン貫通ビア（TSV）

US20230207522A1 ★★★ 全文

Reconstituted wafer-to-wafer hybrid bonding interconnect architecture with known good dies

INTEL CORP 2023-06-29 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かウェーフ間のハイブリッド接合互換構造を提供する。

課題シングュレーションダイの欠陥や薄化工程、ダイ厚さのばらつきから生じる問題を解決すること。

解決手段基板ダイとチップレットダイ間で金属接触部を使用したハイブリッド接合互換構造を提供し、薄化処理後も安定した接合を行う。

新規性従来は単独のダイをウェーフ上で集団接合するが、本発明では個別のダイ間で金属接触部を使用して接合を行う。

クレーム範囲[原文] 1. A die module, comprising: a first die with a set of first pads with surfaces that are substantially coplanar with a surface of a first dielectric layer; and a second die with a set of second pads with surfaces that are substantially coplanar with a surface of a second dielectric layer, and wherei

重要度の理由基板ダイ、チップレットダイ、金属接触部、ハイブリッド接合互換構造

US20220093536A1 ★★★ 全文

Magnetic core inductors in interposer

INTEL CORP 2022-03-24 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かコアレスインターポーザーにおけるインダクターの埋め込み

課題PoINTアーキテクチャにおいて、パッチのコスト削減とFIVRインダクタの適切な配置が難しくなっている。

解決手段コアレスインターポーザーにインダクターを埋め込むことで、FIVR機能を統合し、パッチのコストを削減する。

新規性従来は独立したインダクタを使用していたが、本発明ではコアレスインターポーザー内に磁気殻と導電層で構成されるインダクターを埋め込むことで、薄さと一体成型化を実現。

クレーム範囲コアレスインターポーザーは積層層からなる複数の組み立て体と、その内側に埋め込まれた磁気殻と導電層で構成されるインダクターを有する。

重要度の理由コアレスインターポーザー、インダクター埋め込み

US20210132309A1 ★★★ 全文

Vertical Integrated Photonics Chiplet for In-Package Optical Interconnect

AYAR LABS INC 2021-05-06 Interposer/Pkg

主担当: 設計設計

何の発明か垂直統合光子チップレットの構築

課題光学データ通信システムにおける信頼性と効率的な半導体チップ内の光子デバイスの実装が必要である。

解決手段パッケージサブストラート内に配置された光子チップと、その上部表面に位置する光結合デバイスを用いることで、外部デバイスとの光学的接続を可能にする。

新規性従来は独立したチップの構築が必要だったが、本発明ではパッケージサブストラート内に光子チップを配置し、その上部表面に位置する光結合デバイスと光学ファイバーとの接続を実現。

クレーム範囲パッケージサブストラート、外部デバイス、内部に配置された光子チップ（その上部表面に位置する光結合デバイス）、導電性のビア構造、開口部、光学ファイバーアレイを含む垂直統合光子チップレットの組み立て方法。

US20230065248A1 ★★★ 全文

Polymer coated semiconductor devices and hybrid bonding to form semiconductor assemblies

MICRON TECHNOLOGY INC 2023-03-02 Interposer/Pkg

主担当: CMP CMPDryエッチWetMetal成膜

何の発明かポリマー被覆された半導体デバイスとハイブリッド接合による半導体アセンブリの製造

課題薄い半導体デバイスの側壁が製造過程で損傷を受けやすいこと。

解決手段ポリマーを直接側壁、背面、金属互結に被覆し、ハイブリッド接合を使用してデバイスを積層すること。

新規性従来は単純な被覆。本発明では側壁と背面を直接被覆し、さらに金属互結も被覆することで保護範囲を広げる。

クレーム範囲[原文] 1. A semiconductor device assembly comprising: a first semiconductor device having a front side and a back side opposite of the front side, the first semiconductor device including: a first plurality of metal interconnects formed on the back side, a first polymer material deposited over the first se

重要度の理由ポリマー被覆/ハイブリッド接合/デバイス積層

US20250079321A1 ★★★ 全文

Vertically Oriented Interposer Stack And Assembly

KYOCERA AVX COMPONENTS CORP 2025-03-06 Interposer/Pkg

主担当: 設計設計

何の発明か垂直配置されたインターポーザスタックとアセンブリの構築

課題高周波信号通信が増加し、小型化が進む中、高周波コンポーネントの需要が高まり、そのパワーハンドリング能力が低下している。

解決手段垂直配置されたインターポーザスタックは、複数のインターポーザとコンポーネントを積層し、それぞれのインターポーザに外部終端を形成することで、小型化と高周波動作を両立させている。

新規性従来は水平配置のインターポーザスタックを使用していたが、本発明では垂直配置によりコンポーネントの積層密度を向上させた。

クレーム範囲垂直配置されたインターポーザスタックとアセンブリは、複数のインターポーザとその間に配置されるコンポーネントから構成され、各インターポーザには対向する側面に外部終端が形成されている。

重要度の理由垂直配置、インターポーザスタック

US20220196943A1 ★★★ 全文

Patch on interposer architecture for low cost optical co-packaging

INTEL CORP 2022-06-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明か光コパッケージ用のインタposer構造の半導体パッケージ

課題従来のアーキテクチャでは、フォトニクスダイが基板の端にオーバーハングすることで組み立てプロセス上の問題と信頼性懸念がある。

解決手段光ダイとロジックダイをインタposerとパッチサブストラート間に配置し、熱分散プレートはダイから直接接触しないようにする。

新規性従来はフォトニクスダイが基板の端にオーバーハングしてV溝を通じてファイバーアレイを接続。本発明では、パッチサブストラートとロジックダイを使用することで組み立てプロセス上の問題と信頼性懸念を解決。

クレーム範囲光ダイとロジックダイをインタposerとパッチサブストラート間に配置し、熱分散プレートはダイから直接接触しないようにする半導体パッケージ。

US20240387386A1 ★★★ 全文

Interposer having first and second redistribution layers and methods of making and using the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-11-21 Interposer/Pkg

主担当: Litho Litho

何の発明かインタポーザとその製造・使用方法

課題従来のパッケージングでは、チップ間の接続線の幅や間隔が制限され、高密度化に難がある。

解決手段異なる線幅と間隔を持つ2層の Redistribution Layers (RDL) を用いることで、高密度な接続を実現。

新規性従来は単一のRDLを使用。本発明では、異なる線幅と間隔を持つ2種類のRDLを使用することで、より柔軟な設計が可能になった。

クレーム範囲[原文] 1. An semiconductor package, comprising: an interposer comprising: a plurality of first redistribution layers comprising first electrical interconnect structures having a first line width and a first line spacing embedded in a first dielectric material; and a plurality of second redistribution layer

重要度の理由従来は単一のRDLを使用。本発明では、異なる線幅と間隔を持つ2種類のRDLを使用することで、より柔軟な設計が可能になった。

US20230020959A1 ★★★ 全文

Silicon interposer including through-silicon via structures with enhanced overlay tolerance and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-01-19 Interposer/Pkg

主担当: 設計設計

何の発明かSi_interposerの構造と形成方法

課題pick and place操作による位置誤差がTSVとRDL間の接続に影響を及ぼす。

解決手段TIV構造を配置し、金属パッドを設け、これらをTSVとRDL間に配置することで位置誤差に対する耐性を向上させた。

新規性従来は直接接触するか、または間接的な接続。本発明では非零オーバーレイでの接続が可能となった。

クレーム範囲Si_interposerには橋ダイとTSV構造、TIV構造、および Redistribution Structureが配置され、これらは位置誤差を吸収するように設計されている。

重要度の理由positioning error, overlay tolerance

US20210143128A1 ★★★ 全文

Stack packages with interposer bridge

SK HYNIX INC 2021-05-13 Interposer/Pkg

主担当: 設計設計

何の発明か上部半導体チップと下部半導体チップを介した堆積パッケージ構造

解決手段上部半導体チップは、下部半導体チップと隔離されたインタポーザーブリッジに配置され、その間に通過ビアが設けられることで、上部半導体チップとパッケージサブストラート間の電気的な接続を実現。

新規性従来は単純な堆積構造。本発明では、インタポーザーブリッジに通過ビアが設けられ、上部半導体チップとパッケージサブストラート間の電気的な接続が改善されている。

クレーム範囲独立特許請求の範囲1は、下部半導体チップと隔離されたインタポーザーブリッジに通過ビアを設けた上部半導体チップを含む堆積パッケージを保護する。

US20210098440A1 ★★★ 全文

Packaged device with a chiplet comprising memory resources

INTEL CORP 2021-04-01 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かチップレットとホストチップを接続する方法

課題大規模なコア数を持つCPUやGPUにおけるキャッシュメモリの統合に伴う製造上の制約と性能低下

解決手段異なる metallization 特徴ピッチを持つハードウェアインターフェースを使用してチップレットをホストチップに接続し、データローカリティを改善する。

新規性従来は同一の metallization 特徴ピッチを使用。本発明では異なる特徴ピッチを持つインターフェースを使用して効率的な接続を実現。

クレーム範囲[原文] 1. A packaged device comprising: a host chip comprising a processor core; a chiplet comprising a memory coupled to communicate with the processor core via a first hardware interface at a first side of the chiplet; and a second hardware interface comprising conductive contacts at a second side of the

重要度の理由data locality, hierarchical cache systems, チップレット

US20220254707A1 ★★★ 全文

Wirebondable interposer for flip chip packaged integrated circuit die

SAMTEC INC 2022-08-11 Interposer/Pkg

主担当: 設計設計

何の発明かフリーチップICダイをワイヤボンディング可能なインタポーザに変換する方法

課題フリーチップICダイとワイヤボンディング可能なICダイは、外部基板との接続方法が異なる。

解決手段フリーチップICダイをパターン化された電気的導体層の一面にチップアップマウントし、対面の一面にはワイヤボンディング用のピンが設置される。

新規性従来はフリーチップ接続。本発明ではインタポーザを使用してワイヤボンディング可能な構造に変換する。

クレーム範囲インタポーザとICダイを組み合わせ、ICダイがパターン化された電気的導体層の一面にチップアップマウントされ、対面にはワイヤボンディング用のピンが設置される。

重要度の理由flip chip mounting, wirebond pads, インターポーザー

US20220375917A1 ★★★ 全文

Graphics Processing Unit and High Bandwidth Memory Integration Using Integrated Interface and Silicon Interposer

MICRON TECHNOLOGY INC 2022-11-24 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリとグラフィックスプロセッシングユニットを統合するための半導体装置

課題従来のハイバンドwidthメモリは、DRAMチップスタックとTSVを使用して構築され、それを他のデバイスに接続するために特定のパッケージングが必要である。

解決手段基板上に直接形成された再配線層（RDL） (RDL) を使用し、メモリデバイスとプロセッシングユニットが直接通信できるようにすることで、高帯域幅メモリとグラフィックスプロセッシングユニットを統合する。

新規性従来は基板にSolder接続が必要だったが、本発明ではRDLのみを使用し、Solder接続なしで直接通信可能にする。

クレーム範囲半導体装置アセンブリには、基板の下側に形成された再配線層（RDL） (RDL) があり、メモリデバイスとプロセッシングユニットが直接通信できるように設計されている。また、TSVを通じてBEOL層とRDLを電気的に接続している。

重要度の理由semiconductor device assembly, 基板, interconnects, memory devices, processing unit, 再配線層（RDL） (RDL), シリコン貫通ビア（TSV）s (TSVs)

US20220199593A1 ★★★ 全文

Semiconductor device with dummy thermal features on interposer

MEDIATEK INC 2022-06-23 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ上のダミーメタルフィーチャーを有する半導体デバイス

課題高帯域幅パッケージオンパッケージ（HBPoP）の熱性能が悪いことと、信頼性が低いこと。

解決手段インタポーザ上にダミーメタルフィーチャーを配置し、 Peripheral Solder Balls の周りに配置することで、熱性能と信頼性を向上させている。

新規性従来はPeripheral Solder Balls間の隙間にUnderfillが難しかったが、本発明ではダミーメタルフィーチャーを設け、その周りにUnderfillを配置することで解決している。

クレーム範囲インタポーザとトップパッケージ間で Peripheral Solder Balls を通じて電気的に接続され、その周りにダミーメタルフィーチャーが配置された半導体デバイス。

重要度の理由インタポーザ、ダミーメタルフィーチャー

US20210327851A1 ★★★ 全文

Embedded organic interposer for high bandwidth

INVENSAS CORP 2021-10-21 Interposer/Pkg

主担当: 設計設計

何の発明か有機埋込インターポーザーによる高帯域幅微電子デバイス

課題高度に集積化されたチップ間の信号伝送において、細い配線が抵抗と容量を増加させ、帯域幅を制限する。

解決手段4層以上の水平配線レイヤーを持つ埋込有機インターポーザーを使用し、より太い配線と更多的なルーティングレイヤーを提供することで高帯域幅伝送能力を実現。

新規性従来は細い配線による抵抗と容量の問題があったが、本発明では埋込有機インターポーザーを使用し、より太い配線と更多的なレイヤーを提供することで解決している。

クレーム範囲埋込有機インターポーザーは、4層以上の水平配線レイヤーを持つことで、微電子デバイス内のコンポーネント間のデータ転送率を向上させている。

重要度の理由埋込有機インターポーザー, 高帯域幅, 多層配線

US20220230965A1 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2022-07-21 Interposer/Pkg

主担当: Metal Metal

何の発明か埋め込みダイスを有するインタポーザ上のマイクロエレクトロニクスデバイス

課題従来のプロセスは製造工程で一貫性がなく、生産性や他の構造との統合に問題を引き起こす。

解決手段単一の横向きルーティング層を持つダイス体と垂直な接触（TSV）を使用し、より高い生産率を達成する。

新規性従来は複数の横向きルーティング層を使用していたが、本発明では単一の横向きルーティング層と垂直な接触（TSV）を使用している。

クレーム範囲埋め込みダイスを有するインタポーザ上のマイクロエレクトロニクスデバイスは、埋め込みダイス周辺に垂直な接触（TSV）を持つ単一の横向きルーティング層を持つダイス体と、その埋め込みダイスに電気的に接続された2つのダイスを含む。

US20240038729A1 ★★★ 全文

Double-sided substrate with cavities for direct die-to-die interconnect

INTEL CORP 2024-02-01 Interposer/Pkg

主担当: 設計設計

何の発明か双面パッケージサブストラートとダイ間直接接続の Semiconductor Devices

課題多チップパッケージでの熱交差問題とダイ間インタコンネクトの性能最適化

解決手段双面パッケージサブストラートに cavity を設け、上側と下側のダイを直接接続することで、独立した熱管理ソリューションを実現し、パッケージの z 高度を低減。

新規性従来は片面パッケージサブストラートを使用。本発明では双面パッケージサブストラートと cavity を用いることで、ダイ間直接接続と独立した熱管理が可能。

クレーム範囲開口部を持つパッケージサブストラートに上側のダイと下側のダイを配置し、両者を直接接続することで構成。独立した熱管理ソリューションを実現し、パッケージの z 高度を低減。

重要度の理由双面パッケージサブストラート, cavity, 独立した熱管理

US20220278032A1 ★★★ 全文

Nested interposer with through-silicon via bridge die

INTEL CORP 2022-09-01 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージに含まれる複数のダイとインターポーザを接続する構造

課題多チップ統合アーキテクチャは、より大きなフォームファクターを生じ、一部の用途には適さない。

解決手段インターポーザに穴を掘り、その中で別のダイ（シーブリッジダイ）を配置し、異なるプロセスノードで製造されたダイを単一の電子パッケージ内に統合する。

新規性従来はダイ間の直接接続が困難だったが、本発明ではインターポーザとシーブリッジダイを通じて異なるプロセスノードのダイを接続できる。

クレーム範囲インターポーザには穴があり、その中で別のダイ（シーブリッジダイ）が配置され、異なるプロセスノードのダイを単一の電子パッケージ内に統合する構造。

重要度の理由多チップ統合、フォームファクター、インターポーザ

US20260059866A1 ★★★ 全文

Esd solution for 3dic die-to-die interface

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-02-26 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3D ICデバイス向けのESD保護構造

課題小型化と高速化の要請に対応するため、より高度なパッケージング技術が必要となった。

解決手段内部回路から離れた位置にESD保護回路とSCRコンポーネントを配置することで、信頼性を向上させた。

新規性従来は内部回路上に直接配置されていたが、本発明では内部回路から離れた位置にESD保護回路とSCRコンポーネントを配置した。

クレーム範囲[原文] 1. A semiconductor package, comprising: a first die comprising: an internal circuit disposed on a substrate; an electrostatic discharge (ESD) protection circuit on the substrate, laterally adjacent to and spaced from the internal circuit, and comprising a first charge dissipation element; and a firs

US20240312916A1 ★★★ 全文

Semiconductor Device Package with Die Stackup and Interposer

WESTERN DIGITAL TECH INC 2024-09-19 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスパッケージにおけるダイスタックとインターポーザの使用

課題従来のパッケージングでは、ダイ間のノイズが問題となっていた。

解決手段異なるサブスタックのダイを分離し、それぞれに独立したボンディングワイヤを使用することで、ダイ間のノイズを軽減している。

新規性従来はダイ間で連続的なボンディングワイヤが使用されていた。本発明では、サブスタックごとに独立したボンディングワイヤを使用することで、ダイ間のノイズを低減している。

クレーム範囲[原文] 1. A semiconductor device package comprising: a substrate having a first set of bond pads electrically connected thereto; a stack of semiconductor dies including a first sub-stack of dies and a second sub-stack of dies, the second sub-stack of dies positioned above the first sub-stack of dies; an in

重要度の理由半導体デバイスパッケージ、ダイスタック、インターポーザ

US20240038671A1 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2024-02-01 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か多チップパッケージにおけるダイ間接続構造の提供方法

課題微電子業界では、より高密度で高性能かつ低コストなチップが必要とされ、その実現には適切なダイ間接続密度が求められる。

解決手段本発明は、ダイを直接橋で接続し、有機基板内でのインタコン接続の難しさを克服する方法。また、基板上に橋を配置することでコスト効率を改善。

新規性従来は大型のシリコンインターポーザを使用していたが、本発明では小型の橋を使用することでコストと面積を削減。

クレーム範囲[原文] 1. A multi-chip package comprising: a substrate having a first side, an opposing second side, and a third side that extends from the first side to the second side, the third side constituting a portion of an outside perimeter of the substrate; a first die attached to the first side of the substrate;

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20240128182A1 ★★★ 全文

Dielectric interposer with electrical-connection cut-in

MICRON TECHNOLOGY INC 2024-04-18 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明かダイエレクトリックインターポーザーとその構造

課題従来のパッケージングでは、電気接続の密度が制限され、インピーダンス規格を満たすことが難しかった。

解決手段ダイエレクトリックインターポーザーに電気接続カットインを設け、電気接続の配置を制限することによりインピーダンス規格を満たすようにした。

新規性従来は電気接続が基板面から突出していたが、本発明では一部の接続部がインターポーザー表面に収まっている。

クレーム範囲ダイエレクトリックインターポーザーとその上に配置された電気接続カットインを含む半導体パッケージ。

重要度の理由インピーダンス規格、電気接続カットイン

US20240120312A1 ★★★ 全文

Shifted multi-via connection for hybrid bonding

TOKYO ELECTRON LTD 2024-04-11 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か3D構造形成方法

課題微細な接点間隔でのハイブリッド接合における位置ずれによる抵抗変動

解決手段上側と下側の接点配置を意図的にシフトすることで、位置ずれを補正し、接合時の抵抗変動を軽減。

新規性従来は固定位置での接点配置。本発明では接点配置を意図的にシフトして位置ずれに対応。

クレーム範囲[原文] 1. A method comprising: providing a first contact array structure on a first substrate, the first contact array structure comprising a plurality of first contacts; providing a second contact array structure on a second substrate, the second contact array structure comprising a plurality of second co

重要度の理由alignment variability, yield enhancement

US20210183757A1 ★★★ 全文

Semiconductor package including an interposer and method of fabricating the same

SAMSUNG ELECTRONICS CO LTD 2021-06-17 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段インタポーザに垂直に貫通する穴を用い、その穴を被覆する下部から上部への接着層により、効率的な電気接続と密封性を達成。

新規性従来は単純なパッケージ構造。本発明ではインタポーザに垂直に貫通する穴とその穴を埋める被覆層により、より高度な接続と密封性が実現。

クレーム範囲[原文] 1. A semiconductor package, comprising: a lower package; an interposer disposed on the lower package; and an under-fill layer disposed between the interposer and the lower package, wherein a through hole vertically penetrates the interposer, and wherein the under-fill layer includes an extension tha

重要度の理由インターポーザー, through hole

US20250357396A1 ★★★ 全文

Semiconductor devices having non-uniform pattern density for hybrid bonding

GLOBALFOUNDRIES SG PTE LTD 2025-11-20 Interposer/Pkg

主担当: Bonding Bonding

何の発明か非一様パターン密度を持つ半導体デバイスを提供する。

課題従来の平面プロセスでは実現できない垂直接合による高性能化と小型化が必要である。

解決手段非一様なパターン密度を持つ接合領域を有し、異なるパターン密度の接合エリアに異なる接合構造を配置することで、より柔軟な接合が可能となる。

新規性従来は一様なパターン密度を使用していた。本発明では非一様なパターン密度を使用することで、異なる接合条件に対応できるようになる。

クレーム範囲半導体デバイスには非一様なパターン密度を持つ接合領域があり、その区域内に異なるパターン密度の接合エリアとそれに配置される異なる接合構造が含まれる。

重要度の理由非一様なパターン密度, 接合領域

US20250351382A1 ★★★ 全文

High bandwidth memory system-in-package integration bringu

MICRON TECHNOLOGY INC 2025-11-13 Interposer/Pkg

主担当: 設計設計

何の発明かSiP装置におけるHBMsとSOCの統合テスト方法

課題複数回路設計を単一パッケージに統合する際、実機と理論性能の差異により設計が反復修正される。VIAsは3次元配線を可能にするが、電気的特性に影響を与える。

解決手段SiP装置で使用可能な一部のコンポーネントと、その他のコンポーネントを同じサイズと形状のシルiconブリッジで置き換える。これにより、最終的な全てのコンポーネントが揃う前に統合テストが可能となる。

新規性従来は実際のコンポーネントを使用して統合テストを行う必要があったが、本発明ではシルiconブリッジを用いて早期に統合テストが行える。

クレーム範囲HBMsとSOCを持つSiP装置で使用可能な代理デバイスは、基板上にHBMsとシルiconブリッジを配置し、これらを通信チャネルで接続することで構成される。

重要度の理由複数回路設計統合、VIAs、シルiconブリッジ

US20250118647A1 ★★★ 全文

Nested interposer with through-silicon via bridge die

INTEL CORP 2025-04-10 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージ内の複数チップ統合構造を提案

課題多チップ統合アーキテクチャは、より大きなフォームファクターを生じ、特定の用途には適さない。

解決手段インタポーザ内に穴とTIVを使用し、チップ間の接続性を向上させつつ、小さなフォームファクターを実現する。

新規性従来は片面パッドのみを使用していたが、本発明では背面パッドも使用することで、より柔軟な接続構造を実現。

クレーム範囲インタポーザとコンポーネントの間でTIVと背面パッドを使用し、複数のチップを電子的に接続する構成。

重要度の理由多チップ統合アーキテクチャ、インタポーザ、TIV

US20250219042A1 ★★★ 全文

High bandwidth memory stack with side edge interconnection and 3d ic structure with the same

ND HI TECH LAB INC 2025-07-03 Interposer/Pkg

主担当: 設計設計

何の発明かIC構造を提案し、高帯域幅メモリスタックとロジックダイを積層。

課題従来の2.5D/3D ICでは、垂直積層によるダイ間接続や熱伝導性が不十分で、性能向上に制約がある。

解決手段複数のサイドエッジパッドを有するメモリダイと、それらを電気的に接続したメモリコントローラ搭載のロジックダイを積層し、垂直方向と水平方向の熱伝導性を向上させること。

新規性従来はTSVを使用していたが、本発明ではTSV無しでサイドエッジパッドを利用。また、垂直方向と水平方向の熱伝導性を高める構造を提案。

クレーム範囲[原文] 1. An IC structure comprising: a first memory stack comprising: a plurality of semiconductor dies horizontally separate with each other, wherein each semiconductor die comprises a top surface, a bottom surface opposite to the top surface, and four sidewalls with a first sidewall, a second sidewall,

重要度の理由IC 構造, memory stack, edge pads, logic die, thermal conductivity

US20250192019A1 ★★★ 全文

Semiconductor package including interposer and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2025-06-12 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとその製造方法を提供する。

解決手段インタポーザ上の接続部の側面の一部は絶縁体で覆われ、他の部分は封止材で覆われる。これにより接続部が保護される。

新規性従来は全側面を封止材で覆うか、絶縁体と封止材の組み合わせを使用する。本発明では、接続部の一部のみを絶縁体で覆い、他の部分は封止材で覆う。

クレーム範囲[原文] 1. An interposer comprising: a first redistribution structure; a device die on the first redistribution structure, the device die having a first surface facing the first redistribution structure and a second surface which is opposite to the first surface; a plurality of first connection members on t

重要度の理由インタポーザ、接続部、封止材

US20220167506A1 ★★★ 全文

Circuit board with bridge chiplets

ADVANCED MICRO DEVICES INC 2022-05-26 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを設置した基板の製造方法

解決手段基板に穴を開け、その中に入れるチップレットは下側接点と上側接点を持ち、下側接点は基板の導電層に電気的に接続され、上側接点は複数の半導体チップとの間で接続される。

新規性従来は単一のチップを直接基板に設置する方法が一般的だった。本発明では、複数の半導体チップと接続可能なチップレットを使用することで、より柔軟な構造化された電子回路を実現した。

クレーム範囲[原文] 8. (canceled)

重要度の理由チップレット, インターポーザー

US20220302010A1 ★★★ 全文

Interposer structure containing embedded silicon-less link chiplet

DIDREW TECH BVI LIMITED 2022-09-22 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less link chipletを含む再配線層（RDL） interposerの構造と製法

課題従来のシリコン・ガラス・有機インタポーザーには性能制限やコスト問題がある。

解決手段高密度接続が必要な多チップパッケージングに、Si-less link chipletを含む再配線層（RDL） interposerを使用する。

新規性従来はシリコン・ガラス・有機インタポーザーを使用していたが、本発明ではSi-less link chipletと低密度RDL interposerのハイブリッド構造を提案している。

クレーム範囲[原文] 1. A semiconductor packaging device comprising: an interposer structure electrically connecting a printed circuit board to a plurality of die, wherein the interposer structure comprises a silicon-less link chiplet having a first interconnect density laterally surrounded by, and embedded in, a redist

重要度の理由背景技術でインタポーザーの種類が説明され、解決手段と新規性ポイントではその改良点が述べられている。

US20250112192A1 ★★★ 全文

3D System and Wafer Reconstitution with Mid-layer Interposer based on µbump

APPLE INC 2025-04-03 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か3Dシステムと製造方法を説明する

課題電子デバイス向けにより多くの機能を小型化するための多チップパッケージソリューションの不足

解決手段ミドルレイヤーインターポーザを使用し、上下2つのパッケージレベルに超微細マイクロボン（μbumps）でチップを接合すること

新規性従来はワaffer-on-waferやchip-on-wafer技術を使用。本発明ではミドルレイヤーインターポーザと超微細μbumpsを用いる。

クレーム範囲3Dシステムには、ミドルレイヤーインターポーザ、その下の第1パッケージレベル（超微細μbumpsでチップ接合）、上部の第2パッケージレベル（同様に超微細μbumpsでチップ接合）が含まれる。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US20230005905A1 ★★★ 全文

Facilitating Alignment of Stacked Chiplets

TOKYO ELECTRON LTD 2023-01-05 Interposer/Pkg

主担当: Metal Metal成膜熱処理Litho

何の発明かチップレットを積層する方法

課題従来の2次元半導体回路では単極子のスケーリングが難しくなっている。

解決手段同一基板上に配置された2つのチップレットの表面は対称的な配列で、一方のチップレットのアライメント機能と半導体構造が他方のチップレットの同じ位置に鏡像的に配置される。

新規性従来は異なる基板上に独立して製造し、後工程で組み立てる必要があったが、本発明では同一基板上で対称的な配列を用いてチップレットを同時に製造できる。

クレーム範囲2次元設計から生成された1枚以上の光掩模を使用して、同一基板上に配置された複数のチップレットを対称的な配列で形成し、これらを積層する方法。

重要度の理由チップレットs, photomasks, alignment features

US20250349783A1 ★★★ 全文

Fan-out wafer-level packaging unit

WALTON ADVANCED ENG INC 2025-11-13 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かFOWLPユニットの構造と製法を提供する。

課題従来のFOWLPでは、RDL中の導電回路の形成が化学的プラッキングや電気プラッキングにより高コストで環境に優しくない。

解決手段金属ペーストを使用してFOLWPユニット内の導電回路を形成し、コスト削減と環境負荷低減を達成する。

新規性従来は化学的プラッキングや電気プラッキングでRDLの導電回路を作成。本発明では金属ペーストを使用することで、コストと環境負荷が改善される。

クレーム範囲FOWLPユニットには基板、2つのダイ、1枚目のダイエリクティック層、2枚目のダイエリクティック層、導電回路、1番目の接合端子、1番目の接合ワイヤー、および外側保護層が含まれる。これらの構造は独立したクレーム1で詳細に説明されている。

重要度の理由fan-out wafer-level packaging, conductive circuits, metal paste

US20240213985A1 ★★★ 全文

Systems And Methods For Configuring Signal Paths In An Interposer Between Integrated Circuits

ALTERA CORP 2024-06-27 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを用いたチップ間信号パスの構成方法

課題4つ以上のICダイが配置されたMCMにおいて、対角位置にある2つのICダイ間の信号伝送遅延が大きい。

解決手段インタポーザ内に配置されたスイッチ回路と接続導線を動的に再構成することで、対角位置にある2つのICダイ間の信号伝送経路を短縮し、信号伝送遅延を軽減。

新規性従来は対角位置のICダイ間の信号伝送は3つ目のICダイを経由していたが、本発明ではインタポーザ内のスイッチ回路と接続導線を動的に再構成することで直接的な信号伝送経路を実現。

クレーム範囲インタポーザ内に配置されたスイッチ回路と接続導線を動的に再構成し、1つのICダイから別のICダイへの信号伝送経路を制御するシステムとその方法。

重要度の理由インターポーザー, reconfigurable switch circuits, signal paths

US20230197622A1 ★★★ 全文

Liquid metal interconnect for modular system on an interposer server architecture

INTEL CORP 2023-06-22 Interposer/Pkg

主担当: 設計設計

何の発明か液金属接続を使用したモジュールシステムのインターポーザサーバアーキテクチャ

課題従来のサーバとパッケージアーキテクチャでは、プロセッサ単元（CPU/GPU/IPU等）とサーバーシステムとの間の接続が制限されており、多くの接点が必要なため基板上のスペースが増加し、メカニカルロードを維持するための領域も増大している。

解決手段液金属ウェルアレイとピングリッドアレイソケットを使用した非一時的な液金属接続により、プロセッサパッケージへの直接接続が可能になり、高密度な機能を実現できる。

新規性従来は力による接続が必要だったが、本発明では液金属を使用した非一時的な接続により、接触抵抗や信号損失の問題を解決している。

クレーム範囲独立特許請求の範囲1は、プロセッサパッケージとインターポーザ間の非一時的な液金属接続による電子システムを保護しており、複数の液金属ウェルアレイと伴走コンポーネントパッケージの組み合わせも含む。

US20250029930A1 ★★★ 全文

Interposers, semiconductor packages and methods of producing the same

TOPPAN HOLDINGS INC 2025-01-23 Interposer/Pkg

主担当: 計測計測

何の発明かインタポーザーとその製造方法

課題インタポーザーがFC-BGAサブストラートとのCTE不一致を軽減し、独立した単位で提供される必要性。

解決手段内層構造に支持体なしの堅牢な外層構造を追加することで、電気検査と独立した単位での搬送が可能となり、インタポーザーの不良を早期に発見し修正できる。

新規性従来は内層構造のみで構成されていたが、本発明では支持体なしの堅牢な外層構造を追加することで、独立した単位での搬送と電気検査が可能となった。

クレーム範囲独立クレーム1は、内層構造と2つの外層構造からなるインタポーザーの構造を保護し、独立クレーム11は、インタポーザーの電気検査とその結果に基づく不良判定を行う方法を保護する。

重要度の理由インターポーザー, electrical inspection, CTE mismatch

US20250079392A1 ★★★ 全文

Hybrid bonding interconnect (hbi) architectures and methods for scalability

INTEL CORP 2025-03-06 Interposer/Pkg

主担当: Bonding BondingCMP成膜熱処理

何の発明かハイブリッド接合互連アーキテクチャと方法

課題小ピッチでの銅遷移による信頼性低下と、湿気による腐蚀リスク。

解決手段厚いオキサイド層を使用して高さのあるコンダクティブパッドを作り、Cu拡散を促進する。しかし、より狭いピッチではCMPの製造損失が増加する可能性がある。

新規性従来は薄いダイエレクトリック層を使用していたが、本発明では厚いオキサイド層と高さのあるコンダクティブパッドを採用している。

クレーム範囲独立特許請求の範囲1は、半導体ダイに含まれる基板上に形成された多層構造とその上部に配置されたコンダクティブパッド。また、独立特許請求の範囲11は、2つの半導体ダイ間で融合接合され電気的に接続される複数のコンダクティブパッドを含む半導体アセンブリ。

US20240047353A1 ★★★ 全文

Selectable Monolithic or External Scalable Die-to-Die Interconnection System Methodology

APPLE INC 2024-02-08 Interposer/Pkg

主担当: Bonding Bonding成膜Litho

何の発明か多チップ構造とその製造方法

課題従来の2D、2.5D、3Dパッケージングではダイ間接続が複雑で制約が多い。

解決手段同一ウェーハ上で冗長なダイ間ルーティングを設計し、ダイセットは単一チップとして切り離すか、外部ダイ間接続のために切り離せるようにする。

新規性従来はダイ間直接接続しかできなかったが、本発明ではダイ間の冗長ルーティングを設計し、必要に応じて単一チップとして切り離すか外部接続のために切り離せる。

クレーム範囲[原文] 1. A multi-die structure including: a routing layer including a first package-level bond pad, a second package-level bond pad, and a package-level die-to-die routing electrically connecting the first package-level bond pad to the second package-level bond pad; a first die bonded to a first side of t

重要度の理由multi-die 構造, die-to-die routing, package-level connection

US20220327083A1 ★★★ 全文

Standard interfaces for die to die (d2d) interconnect stacks

INTEL CORP 2022-10-13 Interposer/Pkg

主担当: 設計設計

何の発明かD2Dインターコネクトスタックの標準インターフェース

課題従来のD2Dインターコネクトはベンダー固有やアプリケーション固有であり、互換性が確保されていない。

解決手段UCIeという新しいインターフェースを提案し、PCIeやCXLなどの普遍的なロードストアI/Oプロトコルをサポートすることで互換性とオープンイノベーションを実現。

新規性従来はベンダー固有またはアプリケーション固有のD2Dインターコネクトだったが、UCIeでは普遍的なロードストアI/Oプロトコルをサポートし、異なる提供元からの層を容易に組み合わせることができる。

クレーム範囲独立特許請求の範囲1は、フリット感知D2Dインターフェース（FDI）と原始D2Dインターフェース（RDI）を使用して、異なる提供元からの層を容易に組み合わせることができるD2Dアダプターと物理層回路を含む装置。

US20250219022A1 ★★★ 全文

Embedded active chip within interposer

IBM 2025-07-03 Interposer/Pkg

主担当: 設計設計

何の発明かチップとアクティブインターポーザーを組み合わせた半導体デバイス

課題高帯域幅・低遅延が必要なシステム向けに、高密度インタコン接続ソリューションを提供する。

解決手段アクティブチップを含むインターポーザーを使用し、チップ上のチップレット間の信号や電力を直接または間接的に転送。

新規性従来はチップとインターポーザー間にTSVを通じて信号や電力の転送。本発明ではアクティブチップを含むインターポーザーを使用し、より効率的な転送を実現。

クレーム範囲[原文] 1. A semiconductor device comprising: a chip; an active interposer comprising one or more active components in an active component layer; a first chiplet that is mounted on the chip and above the active interposer; a second chiplet that is mounted on the chip and above the active interposer; and an

重要度の理由アクティブインターポーザー, TSV, チップレット

US20250096093A1 ★★★ 全文

Integrated devices coupled to interposer comprising porous portion

QUALCOMM INC 2025-03-20 Interposer/Pkg

主担当: 設計設計

何の発明か porous silicon 基板に via interconnect を設けるパッケージ

課題パッケージの密度を向上させる必要がある。

解決手段Si 基板内部に porous portion を設け、via interconnect を通じた接続を行うことで密度を高める。

新規性従来は非多孔質の Si 基板。本発明では多孔質の Si 基板を用いる。

クレーム範囲Si 基板内部に porous portion を有し、その中を通じた via interconnect と接続された第一集積回路を含むパッケージ。

重要度の理由porous portion, via interconnect

US20250336854A1 ★★★ 全文

Protruded bond pads for hybrid bonding of semiconductor devices

MICRON TECHNOLOGY INC 2025-10-30 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かプロテュードボンドパッドを使用したハイブリッドボンディング

課題ハイブリッドボンディングにおける金属間接合の信頼性確保と高精度な配置が必要だが、これは製造工程で困難である。

解決手段プロテュードされたボンドパッドを使用して、直接金属間接合を実現し、接触抵抗と電気信号伝送速度を改善する。

新規性従来は単純なボンドパッドを使用していたが、本発明ではプロテュードされたボンドパッドにより、より高い精度と信頼性の金属間接合が可能となった。

クレーム範囲独立特許請求1は、プロテュードされたボンドパッドを用いたハイブリッドボンディング構造を保護している。

重要度の理由ハイブリッドボンディング, プロテュードボンドパッド

US20210035951A1 ★★★ 全文

Double-sided substrate with cavities for direct die-to-die interconnect

INTEL CORP 2021-02-04 Interposer/Pkg

主担当: 設計設計

何の発明か双面パッケージ基板とダイ間直接接続方法

課題多チップパッケージでの熱交差問題とダイ間インタコンネクトの性能最適化

解決手段双面パッケージ基板に cavity を設け、上部と下部のダイを直接接続し、独立した熱管理ソリューションを提供。

新規性従来は片面基板を使用。本発明では双面基板と cavity を用いることで、ダイ間直接接続と独立した熱管理を実現。

クレーム範囲双面パッケージ基板には上部と下部の cavity があり、それぞれにダイが配置され、これらを cavity 内で直接接続する構造。さらに、基板は基板に接続される際にも接点を有している。

重要度の理由双面パッケージ基板、ダイ間直接接続

US20220352110A1 ★★★ 全文

Semiconductor package structure having interposer substrate, and stacked semiconductor package structure including the same

SAMSUNG ELECTRONICS CO LTD 2022-11-03 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーパッケージ構造と積層パッケージ

課題電子機器の高度化と小型化に応えるため、チップ間の信頼性を向上させつつ薄型化するパッケージ構造が必要。

解決手段インタポーザーパッケージは下表面から内側に凹みを持ち、その中に入れたチップと周囲に接着層を形成することで、チップとの接着力を向上させつつ薄型化する。

新規性従来は単一のパッケージ基板上にチップを配置。本発明ではインタポーザーパッケージを使用し、その中に入れたチップと周囲に接着層を形成することで信頼性を向上させつつ薄型化する。

クレーム範囲[原文] 1. A semiconductor package structure comprising: a package substrate; a semiconductor chip on the package substrate and electrically connected to the package substrate; an interposer substrate above the package substrate and the semiconductor chip, wherein the interposer substrate comprises a cavity

US20220375839A1 ★★★ 全文

Packages with Si-Substrate-Free Interposer and Method Forming Same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-11-24 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less interposerを使用したパッケージの製造方法

課題複数のデバイスダイを同一パッケージに組み込むための有効なインターポーザーとその形成法が必要である。

解決手段ポリマー層からなる第一多重絶縁膜層を形成し、 Redistribution Lines (RDL) を形成する。その後、低k値絶縁材料で構成される第二多重絶縁膜層を形成し、金属線とビアを形成する。

新規性従来は半導体サブストラートを使用したインターポーザーが使用されていた。本発明ではSi-lessインターポーザーを使用することで、コスト削減と小型化が可能となる。

クレーム範囲Si-lessインターポーザーを使用し、その上にデバイスダイを配置して電気的に接続する方法。さらに、 Redistribution Lines (RDL) を通じてデバイスダイと金属線・ビアを接続する。

重要度の理由Si-less インターポーザー, TSV, RDL

US20240063152A1 ★★★ 全文

Hybrid bonding for semiconductor device assemblies

MICRON TECHNOLOGY INC 2024-02-22 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体ダイをウェーファー上に直接接合する方法と装置

課題従来のコアワーキングプロセスでは、個別のダイの扱いが難しくなっており、高度な積層が必要な場合の高密度パッケージングが困難となっていた。

解決手段ダイ間の直接接合により、ダイとウェーファー間の介在層を最小限に抑え、金属-金属およびダイエレクトリック-ダイエレクトリック間の化学的結合を形成し、高密度パッケージングと積層プロセスの生産性を向上させている。

新規性従来は介在層を使用していたが、本発明では直接接合により金属-金属およびダイエレクトリック-ダイエレクトリック間の化学的結合を形成している。

クレーム範囲独立特許請求の範囲1は、2つの半導体ダイ間で金属-金属とダイエレクトリック-ダイエレクトリックの直接接合を行う構造を保護しており、独立特許請求の範囲5はそのプロセスを記載している。

重要度の理由ハイブリッドボンディング, die stacking

US20250343121A1 ★★★ 全文

Interposer module including interconnects with alloy barrier, package structure including the interposer module and methods of making the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-11-06 Interposer/Pkg

主担当: 成膜成膜

何の発明かインタポーザモジュールとその製造方法

課題金属バッキンプ間のピッチを減らすことで、インタポーザモジュールや半導体パッケージの密度を向上させること。

解決手段異なる合金バリアを使用した複数の接続部により、ピッチを狭めつつ、信頼性を確保する。

新規性従来は単一のバリア材を使用していたが、本発明では異なる合金バリアを使用することで、より狭いピッチを実現している。

クレーム範囲インタポーザと半導体ダイ間の複数の接続部を形成し、各接続部には異なる合金バリアが設けられ、これらの接続部は溶接により接続されている。

重要度の理由金属バッキンプ、合金バリア、ピッチ

US20230395521A1 ★★★ 全文

Interposer structure for semiconductor package including peripheral metal pad around alignment mark and methods of fabricating same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-12-07 Interposer/Pkg

主担当: Litho Litho

何の発明か半導体パッケージ用インターポーザーの構造と製法

課題半導体パッケージの機械的強度確保が難しくなっている。

解決手段 Alignment mark周りに金属パッドを配置し、上部と側面で2層のダイエクトライトと接続することで、インターポーザーの強度を向上させた。

新規性従来は単一層のダイエクトライトのみを使用。本発明では、2層のダイエクトライトと金属パッドを使用し、強度を高めた。

クレーム範囲[原文] 1. An interposer for a semiconductor package, comprising: a first dielectric material layer; a second dielectric material layer over the first dielectric material layer; redistribution structures disposed in the first dielectric material layer and the second dielectric material layer; an alignment m

重要度の理由半導体パッケージ、インターポーザー

US20250287614A1 ★★★ 全文

Cowos ic structure with edge-pad semiconductor die

ND HI TECH LAB INC 2025-09-11 Interposer/Pkg

主担当: 設計設計

何の発明かIC構造を提供する

課題2.5D/3D ICsにおける高性能化と小型化、高密度集積化の実現

解決手段複数の半導体ダイがエッジパッドを通じてメモリコントローラに接続され、垂直方向の堆積と冷却効率を向上させている。

新規性従来はダイ間で直接的な電気的接続が難しかったが、本発明ではエッジパッドを通じた接続によりダイ間の電気的接続が容易になった。

クレーム範囲[原文] 1. An IC structure comprising: a memory stack comprising: a plurality of semiconductor dies horizontally separate with each other, wherein each semiconductor die comprises a top surface, a bottom surface opposite to the top surface, and four sidewalls with a first sidewall, a second sidewall, a thir

重要度の理由2.5D/3D ICs, edge-pad, memory stack

US20250309126A1 ★★★ 全文

High Bandwidth Memory Buffer Bridge Die in Routing Substrate

APPLE INC 2025-10-02 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か高帯域幅メモリバッファブリッジダイを埋め込んだルーティングサブストラットを使用したメモリシステム

課題従来のDDRメモリーでは満足できない高い帯域幅と高速データアクセスが必要な高度な計算や人工知能などのアプリケーション向けに、HBMを用いる必要性。

解決手段ルーティングサブストラット上にプロセッサーとメモリダイスタックを配置し、バッファブリッジダイを使用して電気的に接続。バッファブリッジダイでは通常のHBM構造を備えた回路を含む。

新規性従来はメモリダイスタックにロジックダイが含まれていたが、本発明ではバッファブリッジダイにオフロードされる。また、異なる種類のルーティングサブストラットを使用可能。

クレーム範囲ルーティングサブストラット上に配置されたプロセッサーとメモリダイスタックを電気的に接続するためのバッファブリッジダイを埋め込んだメモリシステム。

重要度の理由高帯域幅メモリ、バッファブリッジダイ、ルーティングサブストラット

US20260068624A1 ★★★ 全文

Memory device comprising multiple chips coupled together through hybrid bonding and fusion bonding

QUALCOMM INC 2026-03-05 Interposer/Pkg

主担当: Bonding Bonding

何の発明か複数チップをハイブリッドボンディングと融合ボンディングを使用して積層したメモリデバイス

課題パッケージングにおける熱性能や電気性能の向上、およびパッケージサイズの縮小が必要。

解決手段フロント面とフロント面を接合し、バック面とバック面をハイブリッドボンディングで接合した複数のチップを積層する。

新規性従来は単一チップ間の接合のみ。本発明では異なる面同士を接合することで積層構造を実現。

クレーム範囲フロント面とフロント面、バック面とバック面を接合した4つのメモリチップで構成されるデバイス。

US20230126102A1 ★★★ 全文

Semiconductor package structure having interposer substrate, and stacked semiconductor package structure including the same

SAMSUNG ELECTRONICS CO LTD 2023-04-27 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板を用いた積層半導体パッケージ

課題電子機器の高機能化と小型化に対応するため、チップ間の接合信頼性を向上しつつ、インタポーザ基板とパッケージ基板との距離を一定に保つ半導体パッケージが必要。

解決手段インタポーザ基板上に下部接合突起と上部接合突起を配置し、両者で接続構造を作り、インタポーザ基板とパッケージ基板の間の支持構造を設ける。

新規性従来は単一チップに接合突起を形成。本発明ではインタポーザ基板上にも接合突起を配置し、その厚みが基板方向で減少する球カバー層を使用することで、信頼性と距離のバランスを改善。

クレーム範囲パッケージ基板、チップ、下部接合突起、インタポーザ基板、上部接合突起、支持構造からなる半導体パッケージ。インタポーザ基板とパッケージ基板の間で接続構造を形成し、支持構造には金属コアボールとその周囲に配置された球カバー層が含まれる。

重要度の理由インタポーザ基板、接合突起、支持構造

US20240176081A1 ★★★ 全文

Vertical Integrated Photonics Chiplet for In-Package Optical Interconnect

AYAR LABS INC 2024-05-30 Interposer/Pkg

主担当: 設計設計

何の発明か垂直統合光子チップレットの構築

課題光学データ通信システムにおける信頼性と効率的な半導体チップ内製の Photonics デバイスの実装

解決手段 photonics チップレット内に optical waveguide を配置し、外部デバイスとの電気的接続を確保。

新規性従来は光ファイバーオリジナル接合。本発明では光学波導を内蔵した垂直統合光子チップレットを使用。

クレーム範囲mold compound 材料内に配置された photonics chip と optical waveguide の組み合わせ、およびその電気的接続構造の保護

US20260018580A1 ★★★ 全文

Hybrid bonding with uniform pattern density

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-01-15 Interposer/Pkg

主担当: Bonding Bonding

何の発明かチップ間のハイブリッド接合構造

課題従来のワイヤートゥワイヤーボンディング技術では、パターン密度が不均一になりやすい。

解決手段異なる金属パッドを直接接合し、一方のチップの酸化膜面を他方のチップの酸化膜面またはシリコン面と接合することで、パターン密度を均一に保つ。

新規性従来は単一の接合方法を使用。本発明では複数の接合方法を組み合わせることで、パターン密度を均一化する。

クレーム範囲第一チップと第二チップを接合し、第一チップには金属パッドが配列され、これらは第二チップの同数の金属パッドに直接接合されている。さらに、一方のチップの酸化膜面は他方のチップの酸化膜面またはシリコン面と接合される。

重要度の理由ハイブリッドボンディング, pattern density

US20230420437A1 ★★★ 全文

Three dimensional (3d) chiplet and methods for forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-12-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dチップレットとその形成方法

課題従来の2D SoC設計では非揮発性メモリ（NVM）機能ブロックと制御ロジックブロック間のデバイスノードミスマッチが問題となり、微細接点技術による3DスタックチップでもCIMアーキテクチャのインタコンネクト密度要件を満たすことが難しい。

解決手段論理ダイとメモリダイスタックを第1酸化膜接合で接合し、論理ダイに第1 シリコン貫通ビア（TSV）（TSV）を形成して電気的に接続することで、CIMアーキテクチャの実装を可能にする。

新規性従来は2D SoC設計と微細接点技術による3Dスタックチップで問題があったが、本発明では論理ダイとメモリダイスタックを第1酸化膜接合で接合し、TSVを形成することで解決。

クレーム範囲[原文] 1. A semiconductor structure, comprising: a logic die; a memory die stack bonded to the logic die by a first oxide bond, and including a first pair of memory dies bonded together by a first direct bond; and a first through silicon via (TSV) in the logic die and extending across the first oxide bond

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20240071973A1 ★★★ 全文

Solder based hybrid bonding for fine pitch and thin blt interconnection

MICRON TECHNOLOGY INC 2024-02-29 Interposer/Pkg

主担当: Bonding BondingMetalLitho

何の発明か半導体デバイス間の微細接合構造と方法

課題従来の接合技術では、10μm以下の微細なピッチでのメカニカル安定性や溶接非浸潤性、TSV凹状が問題となる。

解決手段ポリマー層による接合と溶接 bumps-TSV接合を組み合わせたハイブリッド接合技術により、微細なピッチでの接合性能を向上させている。

新規性従来は単一の材料や構造を使用していたが、本発明ではポリマー層と溶接 bumps-TSV接合を組み合わせることで、微細なピッチでの接合性能を改善している。

クレーム範囲半導体デバイスには、微細なピッチの溶接 bump が配置された基板と、その上にポリマー層が形成され、さらにその上に配置された複数の溶接 bump。また、TSVが基板内に埋め込まれ、その周りに開口部を持つポリマー層も含まれる。

重要度の理由microelectronic devices, solder bumps, TSV pitches

US20210320042A1 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2021-10-14 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子デバイスが小型化・多機能化し、チップ数も増加する中、印刷基板での高密度配線に限界が生じる問題。

解決手段インタポーザを使用して複数の半導体チップを接続し、パッケージング領域を有効に利用することで高密度化を実現。

新規性従来は単純な基板間接続。本発明ではインタポーザとダイの堆積構造を使用して複数チップを接続する。

クレーム範囲インタポーザとその上に配置された半導体チップ、および周辺の構造要素（ダム構造、モールド層、コネクタ）から成る半導体パッケージ。

重要度の理由インターポーザー, semiconductor package, high integration

US20250246554A1 ★★★ 全文

Interposer with die to die bridge solution and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-07-31 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサとダイ間ブリッジソリューションに関する構造と製法

課題従来のRDL構造では、金属トレースが厚く、金属ルーティング密度を高めるのが難しい。

解決手段多層化した無機ダイレクターキーと有機ダイレクトリレイヤーを使用し、上位のインタコン接続線に redistribution 層を形成することで、ダイ間の横向き通信を実現。

新規性従来は厚い金属トレースを使用。本発明では、半加成法とダマセネプロセスを使用して薄い金属トレースを形成。

クレーム範囲インピオサには複数の無機ダイレクトキーレイヤーとインタコン接続線があり、その上に有機ダイレクトリレイヤーが配置され、 Redistribution 層が形成される。また、インピオサ上に2つの半導体ダイが配置され、上位のインタコン接続線で電気的に接続される。

重要度の理由インピオサ, RDL, ダイ間ブリッジ

US20250349771A1 ★★★ 全文

Pads for stacking dies with hybrid bonding and methods thereof

TOKYO ELECTRON LTD 2025-11-13 Interposer/Pkg

主担当: Bonding BondingCMP

何の発明か光積層回路デバイスとその製造方法

課題ハイブリッド接合による表面整平管理と、電子回路と光デバイス間の効率的な結合実現。

解決手段接触パッドに電気接点領域、光学接点領域、およびこれら間に配置された仮想接点を含めることで、表面全体での均一かつ信頼性のある接合を達成する。

新規性従来は単独の接触パッドを使用。本発明では電気接点領域と光学接点領域間に仮想接点を配置することで、効率的な結合を実現。

クレーム範囲複数の光積層回路ダイが堆積された状態で、各ダイには電気接点領域、光学接点領域、およびこれら間の仮想接点を含む接触パッドが設けられること。

重要度の理由ハイブリッド接合, 光積層回路

US20260052950A1 ★★★ 全文

Semiconductor elements with hybrid bonding layers

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2026-02-19 Interposer/Pkg

主担当: Bonding BondingLitho

何の発明か直接接合構造の形成方法

解決手段異なる基板上の接触パッドを介したハイブリッド接合により、非導電性被覆層と導電性接触部が直接接合される。

新規性従来は接着剤を使用する必要があったが、本発明では非導電性被覆層と導電性接触部を直接接合することで、新たな接合方法が提供されている。

クレーム範囲[原文] 1. A method for forming a bonded structure; comprising: providing a first carrier having an upper surface; providing a bonding structure over the upper surface of the first carrier, wherein the bonding structure comprises a contact pad at least partially embedded in a first dielectric material, and

重要度の理由ハイブリッド接合

US20220028848A1 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2022-01-27 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにおけるインタポーザの使用

解決手段プロセッサとメモリチップを垂直に積層し、インタポーザを使用して信号伝送を介在させること。

新規性従来は水平配置のメモリチップを使用。本発明では垂直積層された上位メモリチップとインタポーザを使用することで、信号伝送効率を向上させた。

クレーム範囲[原文] 1. A semiconductor package, comprising: a processor; a first memory including a plurality of first memory chips; an interposer disposed over the processor and the first memory; and a second memory disposed over the interposer, the second memory including a plurality of second memory chips, wherein t

重要度の理由半導体パッケージ、インタポーザ、TSV

US20210391265A1 ★★★ 全文

Semiconductor package having an interposer and method of manufacturing semiconductor package

SAMSUNG ELECTRONICS CO LTD 2021-12-16 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段インタポーザ上に配線層と接続された複数のワイヤーを有するインタポーザを使用し、異なる2つの半導体デバイス間の電気的な接続を実現。

新規性従来は単一の半導体デバイスのみを配置。本発明では、インタポーザ上に異なる2つの半導体デバイスを配置し、それらを電気的に接続する。

クレーム範囲[原文] 1. A semiconductor package, comprising: a package substrate; an interposer disposed on the package substrate, the interposer including a semiconductor substrate, a wiring layer disposed on an upper surface of the semiconductor substrate and having a plurality of wirings disposed therein, redistribut

重要度の理由半導体パッケージ、インタポーザ、ワイヤー

US20250038120A1 ★★★ 全文

Homogeneous chiplets configurable as a two-dimensional system or a three-dimensional system

MICROSOFT TECHNOLOGY LICENSING LLC 2025-01-30 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムの形成方法

課題従来の積層構造は高コストで性能が低かった。

解決手段2つのチップレットを垂直に積層し、それぞれのロジックブロックとメモリブロック間でデータ信号を転送するための垂直ダイアミクス接続構造を配置。

新規性従来は水平またはインタポーザ経由での積層だった。本発明では垂直に積層し、内部接続構造を使用してロジックとメモリ間のデータ転送を行う。

クレーム範囲[原文] 1. - 20 . (canceled)

US20250329701A1 ★★★ 全文

Semiconductor package structure with interposer dies

TAIWAN SEMICONDUCTOR MANUFACTURIING CO LTD 2025-10-23 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明かインタポーザダイとチップレットを用いた半導体パッケージ構造

課題電子デバイスの小型化に伴い、より高度な機能を持つ半導体デバイスの製造が必要となり、従来のパッケージング技術では対応が困難となった。

解決手段インタポーザサブstrate上にチップレットとアダプタインタポーザダイを直接接合し、これらをカプトランスする方法。さらに再配線層（RDL）を形成してメモリパッケージとの電気的接続を行う。

新規性従来はチップレットのみの接合が主流だったが、本発明ではアダプタインタポーザダイも接合することで、より複雑な構造を実現した。

クレーム範囲インタポーザサブstrate上にチップレットとアダプタインタポーザダイを直接接合し、これらをカプトランスする半導体デバイス。さらに再配線層（RDL）を形成してメモリパッケージとの電気的接続を行う方法。

US20220077065A1 ★★★ 全文

Interposer for 2.5d packaging architecture

INTEL CORP 2022-03-10 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージに使用するインターポーザーを提供する。

課題スタックチップパッケージでは、電気部品を収容しつつデバイスの小型化を行うことが難しくなっている。

解決手段2.5Dパッケージ構造向けに、表面積が異なる2層からなるインターポーザーを使用し、チップと基板との間で信号伝送を実現する。

新規性従来は単一の層のみを使用していた。本発明では、異なる表面積を持つ2つの層を使用することで、小型化と同時に電気部品の収容が可能となった。

クレーム範囲インターポーザーは複数のビアを開通させ、チップと基板との間で信号伝送を行う構造を保護する。

重要度の理由stacked chip packages, miniaturization, decoupling technology

US20240096648A1 ★★★ 全文

Seal Ring Designs Supporting Efficient Die to Die Routing

APPLE INC 2024-03-21 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か半導体ダイ間の光学通信路を確保する構造

課題小型化と高密度集積回路化により、ダイ間やダイ内への routings の制約が増大している。

解決手段金属封止構造を分割し、透過型封止インタコンを介した光学通信パスを設ける。また、波導線を使用して物理的な配線なしでダイ間の無線通信を行う。

新規性従来はダイ周囲に完全に封止構造を形成していたが、本発明ではダイ間 routing のための開口部を設け、光学通信パスを介したダイ間接続を可能にする。

クレーム範囲[原文] 1. A structure comprising: a semiconductor substrate; a first front-end-of-the-line (FEOL) die area of a first die patterned into the semiconductor substrate; a second FEOL die area of a second die patterned into the semiconductor substrate; and a back-end-of-the-line (BEOL) build-up structure inclu

重要度の理由小型化と高密度集積回路化

US20250293172A1 ★★★ 全文

Semiconductor package with bridge die over embedded interposer

INTEL CORP 2025-09-18 Interposer/Pkg

主担当: 設計設計

何の発明かICデバイスを複数組み合わせた半導体パッケージ

課題従来のEMIB構造では、バックサイドからの電力供給やダイ間の接続に複雑さが増加する。

解決手段橋接ダイをICパッケージ内のインタポーザ上に配置し、より多くの電気接続を提供することで、ダイ間の接続とパフォーマンスを改善。

新規性従来はEMIBのバックサイドに導電構造が設けられていた。本発明では橋接ダイ上にも導電構造を配置し、より多くの接続を実現。

クレーム範囲半導体パッケージには、インタポーザと橋接ダイが含まれており、インタポーザは複数の導電構造を持つ。これらはバックサイドからの供給やダイ間の接続に使用される。

重要度の理由EMIB, bridge_die, electrical_connections

US20250357351A1 ★★★ 全文

Fully molded bridge interposer and method of making the same

DECA TECH USA INC 2025-11-20 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か橋接インターポーザとその製造方法

課題従来の半導体デバイスでは、高密度な電気部品を効率的に配置することが難しかった。

解決手段超微細なコッパーステッドを使用し、橋接インターポーザに垂直インタコンを配置することで、高密度な電気部品の配置が可能になった。

新規性従来は平面的な構造で低密度な接続しかできなかった。本発明ではコッパーステッドとコッパーポストを使用し、超微細な垂直インタコンを形成することで高密度接続が可能になった。

クレーム範囲[原文] 1. A semiconductor assembly, comprising: a bridge component comprising copper studs, a backside opposite the copper studs, and no vias formed through the bridge component; conductive vertical interconnects formed as copper posts disposed in a periphery of the bridge component; an encapsulant dispose

重要度の理由橋接インターポーザ、コッパーステッド、コッパーポスト

US20250364481A1 ★★★ 全文

Post cmp processing for hybrid bonding

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2025-11-27 Interposer/Pkg

主担当: Bonding BondingCMP

何の発明か微電子アセンブリの形成方法

課題積層ダイの間での短距離接続を実現するための構造とプロセス

解決手段プレエッチングにより開口部を作成し、直接ハイブリッド接合技術を使用してダイを接合することで、短い接続距離を達成。

新規性従来は化学機械研磨（CMP）後にダイを接合する。本発明では、接合前にダイの一部をエッチングすることで開口部を作成。

クレーム範囲第一基板と第二基板を直接ハイブリッド接合し、両者の間で電気的接続を行う微電子アセンブリ。第一基板には埋め込まれた導電構造が存在し、第二基板には別の埋め込み構造が配置され、これらは開口部の外側にある。

重要度の理由直接ハイブリッド接合, 開口部形成

US20240404897A1 ★★★ 全文

Chip complex with embedded interposer

ADVANCED MICRO DEVICES INC 2024-12-05 Interposer/Pkg

主担当: Bonding Bonding

何の発明かICチップ複合体を構築する方法とその製品

解決手段異なるICダイをハイブリッド接合して Passive インターポーザーの両面に配置し、BEOLプロセスで形成されたインタコンを介して相互接続すること。

新規性従来は単一のチップを積層する方法が多かった。本発明では、異なるチップダイを Passive インターポーザーの両面に配置し、ハイブリッド接合と BEOL プロセスで形成されたインタコンを使用して相互接続すること。

クレーム範囲[原文] 1. An integrated circuit (IC) chip complex, comprising: a passive interposer, the passive interposer includes an interconnect formed in a back end of the line (BEOL) region; at least a first (IC) die of a first common tier hybrid bonded to a first side of the passive interposer; and at least two or

US20250273553A1 ★★★ 全文

2.5d/3d system integration

BROADPAK CORP 2025-08-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dチップパッケージの構築方法

課題従来のICパッケージングでは、チップ間の高速通信が難しく、接続ピンやワイヤが必要でスペースを占有する。

解決手段TSVを使用して複数の高速チップを垂直に積層し、SER/DES回路を介した高速データ転送を実現。

新規性従来はワイヤーボンディングで接続ピンやワイヤを使用していたが、本発明ではTSVを使用することでインダクタンスとカパシタントを低減または除去。

クレーム範囲3Dチップパッケージにおいて、複数のダイを垂直に積層し、各ダイ間でSER/DES回路を通じた高速データ転送を行う構造。

US20240030209A1 ★★★ 全文

Partitioned overlapped copper-bonded interposers

BROADCOM INT PTE LTD 2024-01-25 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとチップレットを用いたハイブリッド銅接合構造の組み立て方法

課題大型プロセッサモジュールの製造が困難でコストが高い。

解決手段複数の小さなインタポーザダイを橋で接続し、より大きな機能的なインタポーザを作り出す。活性インタポーザと非活性インタポーザを組み合わせて熱放散を改善する。

新規性従来は大型ダイを使用していたが、本発明では複数の小さなダイを重ね合わせることで製造効率を向上させた。

クレーム範囲2つのインタポーザを用いてチップレットを組み立てる方法。1つはコリプション接合、もう1つは銅接合を使用し、チップレット間の電子通信を行う。

重要度の理由processor modules, インターポーザーs, bump mounting, copper bonding

US20260047484A1 ★★★ 全文

3d chiplet integration technology

IBM 2026-02-12 Interposer/Pkg

主担当: Bonding BondingLitho

何の発明か3Dチップレット集積技術における電磁波硬化接合構造

課題チップレットをパッケージングする際に、垂直配置の2つの基板間で電気的に接続するための安定した接合方法が求められていた。

解決手段電磁波硬化可能な層と高熱伝導性層を持つ下部構造を使用し、その周囲に導電接点を形成することで垂直配置の2つの基板間で電気的に接続する接合構造を作成した。

新規性従来は常温での物理的接合が主流だったが、本発明では電磁波硬化技術を使用し、高い熱伝導率を持つ層を用いることでより安定した接合を実現した。

クレーム範囲下部構造に電磁波硬化可能な層と高熱伝導性層を含む接合構造を作成する方法。さらに、その周囲に導電接点を形成することで垂直配置の2つの基板間で電気的に接続する。

US20250316575A1 ★★★ 全文

Die-first metallization structure and substrate interposer hybrid package

QUALCOMM INC 2025-10-09 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か半導体ダイと垂直コンダクターを含む層間接合パッケージ

解決手段基板インターポーザ、垂直コンダクタ、ダイ、メタル化構造を使用して垂直方向の電気接続を提供する。

新規性従来はダイと垂直コンダクターが独立に配置されていた。本発明ではこれらが層内に収められ、 molding compoundで覆われる。

クレーム範囲[原文] 1. An apparatus, comprising: a substrate interposer having a top surface and a bottom surface, the substrate interposer having a plurality of electrical connections from a first set of electrical contacts on the bottom surface of the substrate interposer, through the substrate interposer, to the top

重要度の理由半導体ダイ、垂直コンダクター、基板インターポーザ、メタル化構造

US20260010493A1 ★★★ 全文

Chiplet Hub Providing Multiple Isolated Interconnect Types

DREAMBIG SEMICONDUCTOR INC 2026-01-08 Other

主担当: 熱処理熱処理

何の発明かチップレットハブとその周辺構造を用いた複数の独立接続型のシステム

課題大型GPUやSoCでの製造不良率の高さと、異なる用途に適した半導体プロセスを使用するための複数のチップの必要性。

解決手段チップレットハブは、異なる接続タイプ（D2D、HBM）に対応し、それぞれのチップとの独立接続を可能にする構造。これにより、製造不良率の低下と性能向上が期待される。

新規性従来は単一ダイ上での複数機能統合に制限があったが、本発明では異なるプロセスや用途に適したチップレットを独立接続できるようにすることで、より柔軟なシステム構築が可能となった。

クレーム範囲チップレットハブは、複数のメモリと計算要素を独立接続し、それぞれ異なる機能を持つチップレットとの間でトランザクションをルーティングするためのロジックを含む。これにより、同時に存在する複数の孤立したシステムインスタンスが形成される。

重要度の理由チップレット, HBM, D2D

US20210335668A1 ★★★ 全文

Integrated antenna on interposer substrate

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-10-28 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板上に統合されたアンテナの構築

課題手持ちデバイスでは、オフチップアンテナが大面積を必要とし、コスト高になり、性能も低下する。

解決手段インタポーザ基板の裏側に導電性構造を使用して大型の接地平面を作り出し、小さなシリコンエリアで低コストな統合アンテナを実現。

新規性従来は大型の接地層が必要だったが、本発明ではインタポーザ基板の裏側に導電構造を使用することで小型化とコストダウンを達成。

クレーム範囲[原文] 1. A semiconductor module, comprising: an excitable element located on a first side of a substrate; a first ground structure disposed between the first side of the substrate and the excitable element, wherein the first ground structure comprises a conductive via extending through the substrate and a

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20250343176A1 ★★★ 全文

Package comprising an interposer package with metallization portions, and a passive device and a bridge between the metallization portions

QUALCOMM INC 2025-11-06 Interposer/Pkg

主担当: Metal Metal

何の発明かパッケージング構造にインタポーザとメタル化部分、そしてパッシブデバイスや橋を組み込む方法

課題パッケージの性能向上とサイズ縮小の必要性

解決手段インタポーザと2つの集積回路装置を接続し、その間にメタル化部分とパッシブデバイスや橋を配置する。

新規性従来は単純なインタポーザを使用。本発明ではメタル化部分とパッシブデバイスや橋を配置することで性能向上とサイズ縮小が可能。

クレーム範囲インタポーザと2つの集積回路装置を接続し、その間にメタル化部分とパッシブデバイスや橋を配置したパッケージの構造

重要度の理由パッケージ、インタポーザ、メタル化部分、パッシブデバイス

US20250309128A1 ★★★ 全文

Interposer, semiconductor package, and methods for manufacturing same

TOPPAN HOLDINGS INC 2025-10-02 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーと半導体パッケージの製造方法を説明する。

課題異なる種類の半導体チップをインタポーザーに装着して高性能な半導体パッケージを得るため、微細な接続ピンを持つインタポーザーと、CTEの不一致を緩和する機能が必要。

解決手段複数の層からなる内側構造と、その表面に形成された外部接続用の多層ビアを持つ外側構造を使用して、微細な接続ピンとCTEの不一致に対応したインタポーザーを製造する。

新規性従来は単一のビアを使用していたが、本発明では複数のビアを重ねて構成することで、微細な接続ピンとCTEの不一致に対応したインタポーザーを実現する。

クレーム範囲内側構造には少なくとも1つの内層 Wiring 層があり、その表面に形成された Wiring と、それを貫通する Via。外側構造は2つの Insulating Resin 層と、それらを通じて貫通する複数の Stacked Via を含む。

US20260011679A1 ★★★ 全文

High die stack package with vertical die-to-die interconnects

MICRON TECHNOLOGY INC 2026-01-08 Interposer/Pkg

主担当: 設計設計

何の発明かダイスタックパッケージの構造と製造方法

課題高密度なダイを積層したパッケージでは、信号整性維持や熱放散管理、信頼性確保が難しくなる。

解決手段上下2つのダイスタックを別々に設置し、垂直方向のダイ間接続を使用してダイ間の電気的接続を行う。

新規性従来は水平方向のダイ間接続を使用。本発明では垂直方向のダイ間接続により、信号整性と熱放散管理を改善。

クレーム範囲[原文] 1. A die stack package, comprising: a substrate; a lower die stack carried by the substrate, wherein the lower die stack includes a plurality of lower dies stacked in a cascading arrangement; a spacer carried by the substrate; an upper die stack carried by the spacer, wherein the upper die stack inc

重要度の理由高密度ダイ積層パッケージと垂直ダイ間接続

US20250071907A1 ★★★ 全文

Component Carrier With Embedded Interposer Laterally Between Electrically Conductive Structures of Stack

AT & S AUSTRIA TECH & SYSTEMTECHNIK AG 2025-02-27 Interposer/Pkg

主担当: 設計設計

何の発明か電気的接続を効率的に形成するための組み立て基板とその製造方法

課題電子部品の小型化と数の増加により、組み立て基板上の熱放散が難しくなっている。

解決手段電気的接続を効率的に形成するため、組み立て基板に垂直方向や水平方向で橋渡し機能を持つインタポーザーと、その両側に配された電気的構造を配置している。

新規性従来は単一の接続構造のみを使用していたが、本発明では垂直および水平方向での橋渡し機能を持つインタポーザーを使用している。

クレーム範囲組み立て基板には複数の層から成るスタックがあり、その中に垂直方向に電気的接続を形成するインタポーザーが埋め込まれており、インタポーザーの両側には水平方向に配された電気的構造がある。

重要度の理由インターポーザー, electrically conductive through connections

US20240071985A1 ★★★ 全文

Partitioning wafer processing and hybrid bonding of layers formed on different wafers for a semiconductor assembly

ADVANCED MICRO DEVICES INC 2024-02-29 Interposer/Pkg

主担当: Bonding BondingLitho

何の発明かウェーパー上の層を分離し、異なるウェーパー上に形成された層同士を金属間ハイブリッド接合する方法と装置

課題半導体アセンブリ内のコンポーネント数が増えるにつれて、接続層の数も増加し、製造時間と製造中の欠陥発生確率が高まる。

解決手段異なるウェーパー上に形成された層を分離して個別に処理し、金属間ハイブリッド接合を使用して接続する方法により、製造時間を短縮し、欠陥のリスクを低減。

新規性従来はウェーパー上に全ての層を形成し、接続を行う。本発明では、異なるウェーパー上で層を分離して個別に処理し、金属間ハイブリッド接合を使用することで、製造時間を短縮し、欠陥リスクを低減。

クレーム範囲独立特許請求の範囲1は、異なるウェーパー上に形成された層同士を金属間ハイブリッド接合で接続する方法と装置を保護している。

重要度の理由半導体アセンブリ、ウェーパー、金属間ハイブリッド接合

US20210242166A1 ★★★ 全文

Low temperature hybrid bonding structures and manufacturing method thereof

HUANG SHUN PING 2021-08-05 Interposer/Pkg

主担当: Bonding BondingCMPMetal成膜熱処理

何の発明か低温度ナノ多孔構造によるハイブリッド接合

課題従来の低温直接ハイブリッド接合プロセスでは高コスト、電気性能低下、生産性低下、工程複雑化が問題となっていた。

解決手段ナノ多孔構造の銅を使用して低温度での接合を実現し、電気抵抗の改善と非平面度耐性の向上を達成。また、半導体製造プロセスとの整合性を確保しつつ、精密な配置と熱圧着過程での熱滑動防止も可能にした。

新規性従来はダイ接合やワaffer接合で平面化工程が必要だったが、本発明ではナノ多孔構造の銅を使用することでこの工程を省略でき、さらに表面活性剤処理も不要となった。

クレーム範囲低温度での真空熱脱合金により形成されたナノ多孔構造の銅柱と一部固化的接着剤 cavity を用いた二つの半導体構造間の接合方法。ダイ接合やワaffer接合で平面化工程を省略し、表面活性剤処理も不要とした。

重要度の理由low temperature, vacuum thermal dealloying, nanoporous copper

US20260010494A1 ★★★ 全文

Chiplet Hub with Multi-Unit Accessible HBM

DREAMBIG SEMICONDUCTOR INC 2026-01-08 Other

主担当: 熱処理熱処理

何の発明かチップレットハブと高帯域幅メモリとの接続

課題大型GPUやSoCでの製造不良率の問題と、異なるプロセスで作られる複数のチップが必要なこと。

解決手段チップレットハブは、HBMにアクセスできる複数の子チップを接続し、高帯域幅メモリへのアクセスを可能にする。

新規性従来は単一のダイで多くの機能を統合するが、本発明ではチップレットを使用してより専門的な機能を実現。

クレーム範囲チップレットハブと高帯域幅メモリとの接続構造。複数の子チップがHBMにアクセスできるようにするためのダイ間接続領域とメモリコントローラーを含む。

重要度の理由チップレット, HBM

US20240429204A1 ★★★ 全文

Systems and methods for semiconductor devices with die-to-die interfaces

AVAGO TECH INT SALES PTE LID 2024-12-26 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かデバイス間インターフェースを用いた半導体装置のシステムと方法

課題SoCとHBM間の短い電気効率的な接続が必要なため、HBMはSoCの周縁に配置され、これによりSoCのサイズ拡張が困難となる。

解決手段異なる回路間で高速データ伝送を可能にする2つのインターフェースと3つのインターフェースを使用し、従来の設計制約を打破する。

新規性従来はSoCとHBM間の直接的な物理接続が必要だったが、本発明ではインタposer経由での接続により、データ伝送効率を向上させた。

クレーム範囲半導体装置には、異なる回路間で高速データ伝送を可能にする2つのインターフェースと3つのインターフェースが含まれており、これにより従来の設計制約を打破する。

重要度の理由Systems and methods for semiconductor devices with die-to-die 界面s

US20250385231A1 ★★★ 全文

Interposer for semiconductor package including integrated photonic components and methods of fabrication thereof

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-12-18 Interposer/Pkg

主担当: Metal MetalLitho

何の発明か半導体パッケージ用インターポーザとその製造方法

課題大型マルチチップパッケージでのデータ伝送帯域幅制限と低エネルギー効率。

解決手段光学ウェーブガイドを介した光通信機能を持つ半導体ダイと電子回路ダイの電気的・光学的な接続により、データ伝送性能とエネルギー効率を向上。

新規性従来は単純な金属配線構造。本発明では光学ウェーブガイドを用いた光通信機能が追加された。

クレーム範囲[原文] 1. A semiconductor package structure, comprising: a substrate having a first side and a second side and electrically conductive features extending between the first side and the second side of the substrate; a redistribution structure over the first side of the substrate, wherein the redistribution

重要度の理由インターポーザー for semiconductor package including integrated photonic components and methods of fabrication thereof

US20240071993A1 ★★★ 全文

Package comprising a chiplet located between two metallization portions

QUALCOMM INC 2024-02-29 Interposer/Pkg

主担当: Metal Metal

何の発明かチップレットを介したメタル化部分間の接続構造

課題従来のパッケージングでは、集積回路とチップレットやパッシブデバイスとの接続方法がパフォーマンスに影響を与える。

解決手段メタル化部分間にチップレットを配置し、そのチップレットを通じて集積回路間の電気的な接続を行うことでパッケージング性能を向上。

新規性従来は単一の集積回路とメタル化部分との間で直接接続。本発明では、チップレットを通じた多層接続構造を採用。

クレーム範囲[原文] 1. A package comprising: a first metallization portion; a first integrated device coupled to the first metallization portion; a second integrated device coupled to the first metallization portion; a second metallization portion coupled to the first metallization portion through a first plurality of

重要度の理由チップレット, インターポーザー

US20250275155A1 ★★★ 全文

High bandwidth memory systems and devices

YANGTZE MEMORY TECH CO LTD 2025-08-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明か高帯域幅メモリ装置の構築方法

課題従来の3Dメモリデバイスでは、チップ上のメモリセルとラインの密度を増やすためには層を重ねる必要があり、これにより製造プロセスが複雑化し、コストも上昇する。

解決手段異なる2つのダイを第2層を通じて接合し、それぞれに導電層を持たせることで高帯域幅メモリ装置を作成。第1接触構造は導電層に沿って延び、第2接触構造は導電層を通過せず、ダイ間の信号伝達を可能にする。

新規性従来は単一のダイを使用していたが、本発明では異なる2つのダイを接合することで、より複雑な構造と高い帯域幅を実現する。

クレーム範囲[原文] 1. A semiconductor device, comprising: a first layer, a second layer, a first die between the first layer and the second layer, and a second die stacked together along a first direction, wherein: each of the first die and the second die has a conductive layer; and the first die and the second die ar

重要度の理由semiconductor device, high bandwidth memory, die stacking, ハイブリッドボンディング

US20250194255A1 ★★★ 全文

Interposer including inductor devices

QUALCOMM INC 2025-06-12 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かインピーダンス制御用インダクタを含むインターポーザ

課題ICチップやパッケージ内の電源ノードや信号ノード間の電気的接続において、インピーダンスの最適化が難しくなる問題。

解決手段複数のコンダクティブパターンを配置し、これらからインダクタデバイスを作成することで、特定の電源ノード間でのインピーダンスを制御する。

新規性従来は単一のメタル化層のみを使用。本発明では複数のメタル化層とビアレイを使用し、より精密なインダクタを作成可能にした。

クレーム範囲インターポーザには、複数のコンダクティブパターンからインダクタデバイスを作成し、異なる電源ノード間でインピーダンスを制御する構造が保護される。

重要度の理由インピーダンス制御、複数のメタル化層

US20230389341A1 ★★★ 全文

Memory chiplet having multiple arrays of memory devices and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-11-30 Ferroelectric

主担当: 設計設計

何の発明かメモリチップレットの製造方法と制御方法

課題3次元デバイスでは、堆積チップ間の接続線が長く、速度や帯域幅が低下する問題。

解決手段異なる種類のメモリ配列（SRAM、1T1C、FeFET）を同一ダイ上に形成し、データバスで相互に接続することで高速化と高密度化を達成。

新規性従来は単一のメモリ配列のみ。本発明では異なる種類のメモリ配列（SRAM、1T1C、FeFET）を同一ダイ上に形成し、相互にデータを転送。

クレーム範囲同一ダイ上の異なる種類のメモリ配列（SRAM、1T1C、FeFET）を形成し、データバスで相互に接続する方法。さらに、これらのメモリ配列を制御する周辺回路も形成。

重要度の理由3D devices, memory arrays, data bus

US20240063143A1 ★★★ 全文

Device, method, and system to mitigate warpage of a composite chiplet

INTEL CORP 2024-02-22 Interposer/Pkg

主担当: Bonding BondingMetal熱処理Litho

何の発明か複数層のICコンポーネントを組み合わせたチップレットの歪み軽減方法

課題多チップパッケージングでは、異なるチップ間の接続に遅延とエネルギー効率の制約がある。

解決手段複数のICコンポーネントを積層し、各層間に導電ビアとアンニールド構造を設けることで歪みを軽減する。

新規性従来は単一層の平面プロセスを使用。本発明では複数層のICコンポーネントを積層し、各層間で導電ビアとアンニールド構造を設ける。

クレーム範囲複数のICコンポーネントを積層したチップレットにおいて、各層間に導電ビアとアンニールド構造を設け、歪みを軽減する方法。

重要度の理由多チップパッケージング, 変形軽減, 複数層積層

US20250192015A1 ★★★ 全文

Interposer and semiconductor package including same

SAMSUNG ELECTRONICS CO LTD 2025-06-12 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子デバイスが小型化し、機能性が向上する中、高密度な積層が必要となり、従来の印刷回路板を使用せずにインタポーザを利用した半導体パッケージの開発が求められている。

解決手段インタポーザには基板層、 Redistribution 構造（RDL）、保護層、電極などが配置され、チップを固定し、基板と接続する。さらに、インタポーザの外周部に凹痕が形成されており、保護層を通じて電極と接続される。

新規性従来は平坦な表面で保護層が配置されていたが、本発明では基板層、RDL、保護層、電極、そして外周部の凹痕が導入されている。

クレーム範囲インタポーザには基板層、RDL、保護層、電極、そして外周部の凹痕が含まれる。これらの構造により、チップを固定し、基板と接続する半導体パッケージが実現される。

US20250081474A1 ★★★ 全文

Associate processing tightly coupled to high bandwidth memory

GSI TECHNOLOGY INC 2025-03-06 Interposer/Pkg

主担当: 設計設計

何の発明かコウソスパッケージに組み込まれた高帯域幅メモリと並行処理構造

課題チップ単体間のピン数差異による接続問題を解決し、高性能化と高度な統合を実現する。

解決手段Si_interposer上に並列処理構造と高帯域幅メモリスタックを配置し、両者の列が電気的に接続される。

新規性従来は独立したチップ間のピン数差異に対応するための接続手段が必要だった。本発明ではSi_interposerと並行処理構造を介して高帯域幅メモリスタックとの緊密な連携が可能となった。

クレーム範囲Si_interposer上に配置された並列処理構造と高帯域幅メモリスタックの間で列が電気的に接続される半導体パッケージアセンブリ。

重要度の理由CoWoS, HBM, Si_インターポーザー

US20250218977A1 ★★★ 全文

Coaxial through insulator via between chiplets

IBM 2025-07-03 Interposer/Pkg

主担当: 設計設計

何の発明かチップレット間のコアックスル Through Insulator Via の提供

課題従来のインサージ型インタポーザは材料上の制限があり、信号伝送におけるノイズが問題となっていた。

解決手段コアックスル構造を用いたThrough Insulator Via を提供し、地電源シールドを信号ビア全体に沿って連続的に配置することで、均一なimpedanceとノイズ抑制を達成した。

新規性従来は断続的な地電源シールドを使用していたが、本発明ではコアックスル構造により地電源シールドをビア全体に沿って連続的に配置することで改善された。

クレーム範囲[原文] 1. A semiconductor device comprising: at least two chiplets separated by an insulating region; and a through insulator via (TIV) extending through the insulating region, the through insulator via (TIV) including a coaxial arrangement of a signal via having ground shielding about a perimeter of the s

重要度の理由Through Insulator Via, Coaxial arrangement, ground shielding

US20250372559A1 ★★★ 全文

Solder based hybrid bonding for fine pitch and thin blt interconnection

MICRON TECHNOLOGY INC 2025-12-04 Interposer/Pkg

主担当: Bonding BondingMetalLitho

何の発明か半導体デバイス間の接合構造とその製造方法

課題従来の接合技術では、微細なピッチでのメカニカル安定性や溶接不良、TSV凹部などの問題が生じる。

解決手段ポリマー層間の接合と溶接 bumps-TSV接合を組み合わせたハイブリッド接合技術により、微細なピッチでの高密度接続を実現する。

新規性従来は単一の材料による接合。本発明ではポリマー層と溶接 bump-TSVの組み合わせを使用し、微細なピッチでの信頼性を向上させる。

クレーム範囲半導体デバイスには、露出したコンダクティブビアの端部が cavity 内に存在する第一ポリマー層と、その下側に配置された溶接 bump が含まれる。これらの構造は、微細なピッチでの信頼性を向上させるためのハイブリッド接合技術を保護している。

重要度の理由microelectronic devices, solder bump, TSV pitch

US20250132238A1 ★★★ 全文

Interposer, semiconductor package including the same, and method of fabricating the interposer

SAMSUNG ELECTRONICS CO LTD 2025-04-24 Interposer/Pkg

主担当: Litho Litho

何の発明かインタポーザーとその製造方法

課題2.5Dパッケージ用インタポーザーの高コストな製造プロセスを簡素化すること。

解決手段通過電極構造と接続ターミナル構造を使用し、光感応性ポリマー層を介して接続することで、製造工程を大幅に簡略化する。

新規性従来は複雑なプロセスで製造された2.5Dインタポーザーに対し、通過電極構造と光感応性ポリマー層の使用により、製造コストを大幅に削減できる。

クレーム範囲[原文] 1. A method of fabricating an interposer for a semiconductor package, the method comprising: forming a first through-electrode structure and a second through-electrode structure on an interposer substrate comprising a first main surface and a second main surface opposite to the first main surface, t

重要度の理由背景技術に記載された課題と、独立クレームで示される解決策を基に簡潔に表現。

US20240312796A1 ★★★ 全文

Organic interposer structure, manufacturing method and package structure thereof

ZHUHAI ACCESS SEMICONDUCTOR CO LTD 2024-09-19 Interposer/Pkg

主担当: Metal MetalLitho

何の発明か有機インターポーザー構造とその製造方法およびパッケージ構造

課題半導体チップの性能向上と高密度集積回路の実現に向けた先端パッケージ技術の必要性。

解決手段複数層の有機インターポーザー構造を製造する方法で、ベアリングプレート上に一時接着層を形成し、その上に光硬化性絶縁層を形成して窓を作り metallization を行うことで導電柱を形成し、これを繰り返す。

新規性従来はベアリングプレートを使用せず直接基板上に構造を形成していたが、本発明ではベアリングプレートを利用することで製造工程を簡略化している。

クレーム範囲[原文] 1. A method for manufacturing an organic interposer structure, the method comprising: (a) providing a bearing plate; (b) applying a temporary bonding layer on the bearing plate; (c) applying a photosensitive dielectric layer on the temporary bonding layer; (d) forming a window on the photosensitive

重要度の理由半導体チップのパッケージング技術において重要な発明

US20250210528A1 ★★★ 全文

Systems and methods for 3d integration

META PLATFORMS TECH LLC 2025-06-26 Interposer/Pkg

主担当: 設計設計

何の発明か3D ICの製造方法と構造

解決手段複数のICを垂直に積層し、TSVsやCu—Cu接続を使用して相互に接続することで、パフォーマンス向上と消費電力削減を達成。

新規性従来は水平方向での積層。本発明では垂直方向の積層により3D ICを実現。

クレーム範囲[原文] 1. A semiconductor device packaging medium, comprising: a first layer of packaging laminate substrate material including a first plurality of vias formed therein; and a second layer of packaging laminate substrate material having a second plurality of vias formed therein, wherein the first plurality

重要度の理由3D IC, TSV, die stacking

US20260005080A1 ★★★ 全文

Organic interposer with inorganic layers containing passive and/or active devices

INTEL CORP 2026-01-01 Interposer/Pkg

主担当: 設計設計

何の発明か無機層と有機層を組み合わせたインタポーザの製造方法

課題有機インタポーザはパッシブデバイスやアクティブデバイスの統合が不可能であり、コストと電力供給性能に制約がある。

解決手段無機層と有機層を組み合わせた構造により、パッシブデバイスやアクティブデバイスの統合を可能にし、コスト効率と電力供給性能を向上させている。

新規性従来は有機インタポーザがパッシブ/アクティブデバイスの統合が不可。本発明では無機層と有機層を組み合わせることで、これらのデバイスの統合が可能となった。

クレーム範囲無機層と有機層を組み合わせたインタポーザ構造において、パッシブまたはアクティブデバイスが電気的に接続されている。

重要度の理由無機層と有機層の組み合わせ、パッシブ/アクティブデバイスの統合

US20240113005A1 ★★★ 全文

Hybrid bonding technologies with thermal expansion compensation structures

INTEL CORP 2024-04-04 Interposer/Pkg

主担当: Bonding Bonding

何の発明かICパッケージ構造とその形成方法

課題従来のハイブリッドボンディングでは、PIと銅のCTE差により非平面化が生じる問題。

解決手段 cavityを設け、一部のデバイス材料が腔内に流入することでCTE差を補償。

新規性従来はPI上に銅プロテュージョンが必要だったが、本発明ではcavityを利用し非平面化を防ぐ。

クレーム範囲[原文] 1. An integrated circuit package structure, comprising: a first substrate coupled to a second substrate by a conductive interconnect structure and a dielectric material adjacent to the conductive interconnect structure; and a cavity in a surface of the first substrate, wherein the cavity is adjacent

US20250118692A1 ★★★ 全文

Mitigating process problems in hybrid bonding of vertical die stacking

MARVELL ASIA PTE LTD 2025-04-10 Interposer/Pkg

主担当: Bonding BondingCMP

何の発明か垂直ダイスタックにおけるハイブリッドボンディングの改善

課題ハイブリッドボンディングによるダイスタックでは、小さなピン配置と高い精度が必要で、これにより並列ピン間での短絡や抵抗上昇が問題となる。

解決手段異なるサイズの埋め込みピンを使用し、より精密な位置合わせを実現する。

新規性従来は同じサイズのピンを使用していた。本発明では異なるサイズの埋め込みピンを使用することで、より精密な位置合わせが可能となった。

クレーム範囲異なるサイズの埋め込みピンを用いてダイスタックを行う方法と装置。

重要度の理由ハイブリッドボンディング, die stacking

US20230059431A1 ★★★ 全文

Stacked die integrated circuit (ic) package employing interposer for coupling an upper stacked die(s) to a package substrate for package height reduction, and related fabrication methods

QUALCOMM INC 2023-02-23 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かICパッケージの構造と製法を説明

課題従来のワイヤーボンディングによる高さ増加と、その解決策が必要。

解決手段インタポーザを使用して上位積層ダイをパッケージサブストラートに電気的に接続し、高さを削減。

新規性従来はワイヤーボンディングで高さが増加する問題に対し、インタポーザを利用することで高さを削減。

クレーム範囲ICパッケージにはパッケージサブストラートとインタポーザがあり、第一ダイと第二ダイが配置され、ワイヤーボンディングや電気接続によりこれらが相互に接続される。

重要度の理由インタポーザの使用による高さ削減

US20260068174A1 ★★★ 全文

Overhang architectures for high bandwidth memory (hbm) multi-die assemblies and methods for making same

INTEL CORP 2026-03-05 Interposer/Pkg

主担当: Bonding Bonding

何の発明かHBM多チップアセンブリにおけるオーバヘング構造

課題高帯域幅メモリー（HBM）チップの高速動作を実現するためのパッケージング技術が不足している。

解決手段ICダイにオーバヘング部を設け、その下部にメモリコンポーネントを直接接続することで、信号伝達経路を短縮し、高速動作時の遅延を低減する。

新規性従来は間接的な経路を使用していたが、本発明ではHBMとICダイ間の直接接続により、信号伝達経路が短縮され、高速化が可能となる。

クレーム範囲ICダイにオーバヘング部を設け、その下部にメモリコンポーネントを直接接続する構造。これにより、信号伝達経路が短縮され、高速動作時の遅延が低減される。

重要度の理由高帯域幅メモリー, HBM, 多チップアセンブリ

US20240363512A1 ★★★ 全文

Packages with si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-10-31 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less interposerを使用したパッケージとその形成方法

課題複数のデバイスダイを同一パッケージに統合するためのインタポーザの構造が不足している。

解決手段非Damasceneプロセスで Redistribution Lines (RDL) を形成し、その後 Damascene プロセスを使用して RDL の電気的接続を実現。異なる材料と工程を使用することで、従来の Si-基板基礎のインタポーザに依存しないパッケージを作成する。

新規性従来はSi-substrateを使用したインタポーザ。本発明ではSi-lessのインタポーザを使用し、異なる材料と工程を用いることで新たな構造を実現。

クレーム範囲独立特許請求の範囲1は、非Damasceneプロセスで形成されたRDLとDamasceneプロセスで形成されたRDLを用いたパッケージの形成方法。独立特許請求の範囲13は、複数のデバイスダイを同一のRDLに接続するための構造。独立特許請求の範囲18は、有機と無機の異なる材料を使用した多層構造のパッケージ形成方法。

重要度の理由Si-基板-free インターポーザー, RDL formation, ハイブリッドボンディング

US20210020610A1 ★★★ 全文

High bandwidth die to die interconnect with package area reduction

APPLE INC 2021-01-21 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か折りたたみダイ構造によるSoCコア分割

課題モバイルデバイス向けにパッケージ面積を減らしながら複雑なSoC設計を実現する方法

解決手段垂直インタポーザとローカルインタポーザの組み合わせを使用してダイを分割し、それぞれのダイ間で電気的に接続する

新規性従来は単一ダイでの微細化。本発明ではSoCコアを分割し、異なるプロセスノードのトランジスタを使用する

クレーム範囲[原文] 1. A package structure comprising: a first wiring layer including a first side and a second side opposite the first side; a first die and a vertical interposer side-by-side on the first side of the first wiring layer, wherein the vertical interposer includes electrical interconnects from a first sid

重要度の理由package area reduction, SoC cores splitting

US20210082857A1 ★★★ 全文

Packages with Si-substrate-free Interposer and Method Forming Same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-03-18 Interposer/Pkg

主担当: Metal Metal

何の発明かSi-less interposerを使用したパッケージとその形成方法

課題複数のデバイスダイを同一パッケージに組み込むためのインタポーザとその形成方法が不足している。

解決手段Si-lessインタポーザと Redistribution Lines (RDL) を使用し、複数のデバイスダイを効率的に配置する。

新規性従来は半導体サブストラートを使用したインタポーザ。本発明ではSi-lessインタポーザを使用し、より柔軟な構造を実現。

クレーム範囲[原文] 1. A package comprising: a redistribution structure comprising: a first plurality of dielectric layers; a plurality of redistribution lines extending into the first plurality of dielectric layers, wherein top surfaces of the plurality of redistribution lines are higher than top surfaces of respectiv

重要度の理由Si-less インターポーザー, RDL

US20240266341A1 ★★★ 全文

Hybrid bonding with uniform pattern density

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-08-08 Interposer/Pkg

主担当: Bonding Bonding

何の発明かチップ間のハイブリッド接合構造と方法

課題従来のチップ接合法では、パターン密度の非一様性や信頼性が問題となっていた。

解決手段本発明は、第一チップと第二チップ間で、金属パッドによる直接接合と表面ダイエッキス層による接合を組み合わせたハイブリッド接合を行い、パターン密度の均一化を達成している。

新規性従来は非一様なパターン密度が問題だった。本発明では、金属パッドと表面ダイエッキス層の両方を使用して一貫したパターン密度を実現している。

クレーム範囲[原文] 1. An integrated circuit structure comprising: a first chip comprising: a first semiconductor substrate comprising a bottom surface; a surface dielectric layer comprising a top surface, wherein the top surface is higher than the bottom surface of the first semiconductor substrate; a first plurality

重要度の理由ハイブリッドボンディング, チップレット

US20250192010A1 ★★★ 全文

Interposer substrate including offset core layer

QUALCOMM INC 2025-06-12 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かインタポーザサブストラートの製造方法

課題ICチップやダイを保護し、複数の機能ブロック間の電気的接続を実現するためのパッケージング技術の進歩。

解決手段異なる表面に異なる metallization 構造を設け、それぞれ異なる数の metallization 層を有することにより、異なる IC チップやダイとの互換性と接続性を向上させた。

新規性従来は同一表面に同じ数の metallization 層を配置していたが、本発明では異なる表面に異なる数の metallization 層を設けた。

クレーム範囲[原文] 1. An interposer substrate for an integrated circuit (IC) package, comprising: a core layer having a first surface and a second surface; a first metallization structure on the first surface of the core layer, the first metallization structure having an inner side facing the core layer; a second meta

US20250329681A1 ★★★ 全文

Semiconductor Device and Method of Making an ETS or Chiplet with Double-Sided Bridge Die

JCET STATS CHIPPAC KOREA LTD 2025-10-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か双面橋接ダイが含まれる半導体デバイスを作成する方法

課題従来の橋接ダイは、より密なピッチと高い総帯域幅を提供できるが、その限界に達するとさらに精密な製造技術が必要となる。

解決手段双面橋接ダイを使用し、橋接ダイの第一接触パッドと第二接触パッドを電気的に接続するための工程を追加することで、より密なピッチと高い帯域幅を実現。

新規性従来は単一面に接触パッドを持つ橋接ダイを使用していたが、本発明では双面に接触パッドを持つ橋接ダイを使用し、より精密な接続を可能にする。

クレーム範囲独立特許請求の範囲1は、双面橋接ダイを提供し、その上に半導体ダイを配置する方法を保護している。

重要度の理由Semiconductor device, double-sided bridge die, method of making

US20220157744A1 ★★★ 全文

Organic interposer including a dual-layer inductor structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-05-19 Interposer/Pkg

主担当: 設計設計

何の発明か有機インターポーザーとその形成方法

課題従来のインターポーザーは十分な力学的強度を持たず、 bonding プロセスで破損する可能性がある。

解決手段複数の重層構造を有するインダクターサブストラクトと、 Redistribution Line (RDL) や誘電体材料層を用いたインターポーザーの形成方法により、力学的強度が向上している。

新規性従来は単層のインダクター構造を使用していた。本発明では、下部コイルと上部コイルを分離した双層構造を使用することで、より高いインピーダンス特性と力学的強度を得ている。

クレーム範囲有機インターポーザーは、 Redistribution Line (RDL) や誘電体材料層を含み、複数の重層構造を持つインダクターサブストラクトを備えている。また、このインターポーザーは、半導体ダイとパッケージサブstrateとの接合に使用される。

US20240321772A1 ★★★ 全文

Reinforcement structures for chip-interposer and interposer-substrate bonding and methods of making the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-09-26 Interposer/Pkg

主担当: Litho Litho

何の発明かチップとインターポーザ、インターポーザと基板との接合のために強化構造を提供する。

課題半導体パッケージの増大により生じる熱膨張不一致による機械的問題（歪み、クラック、分離等）。

解決手段強化構造は粘着強度が5 N/mm²以上10 N/mm²未満の固い構造で、インターポーザとチップを接合する。

新規性従来は柔軟な構造を使用していたが、本発明では粘着強度が高い固い構造を使用することで、機械的強度を向上させた。

クレーム範囲インターポーザとチップを接合するための固い強化構造を持つ半導体パッケージ。

重要度の理由熱膨張不一致による機械的問題、粘着強度の範囲

US20250239508A1 ★★★ 全文

Interposer substrate with integrated step die cavity, and related integrated circuit (ic) packages and fabrication methods

QUALCOMM INC 2025-07-24 Interposer/Pkg

主担当: Metal Metal

何の発明かインタポーザ基板とICパッケージ

課題従来のICパッケージでは、ダイ cavity の設置が難しい問題があった。

解決手段インタポーザ基板には外層とメタルインタコンクツを有し、ダイ cavity を形成することで垂直方向にダイを配置できるようにした。

新規性従来はダイ cavity を独立の構造として設置していたが、本発明ではインタポーザ基板内にダイ cavity を統合的に形成している。

クレーム範囲インタポーザ基板には複数のメタルインタコンクツと外層があり、外層にはダイ cavity が形成されている。この構造はICパッケージの一部として使用される。

重要度の理由インターポーザー基板, integrated step die cavity

US20250357304A1 ★★★ 全文

Methods of forming an inductor rf isolation structure in an interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-11-20 Interposer/Pkg

主担当: Metal Metal成膜Litho

何の発明かインダクタ包含インタposerの形成方法

課題インタposer内に隣接する領域間で生じるRF干渉が高周波信号伝送を妨げる。

解決手段インタposer上にインダクタ構造を配置し、異なる半導体ダイ間のRF干渉を抑制。

新規性従来は直接接続された金属配線を使用。本発明では同一材料で形成されたインダクタと redistribution wiring を使用。

クレーム範囲[原文] 1. A method of forming a semiconductor structure, the method comprising: forming an organic interposer, wherein the organic interposer comprises redistribution wiring interconnects and at least one inductor structure, wherein each of the at least one inductor structure comprises a respective set of

US20210335738A1 ★★★ 全文

Capacitor interposer layer (cil) in a die-to-wafer three-dimensional (3d) integrated circuit (ic) (3dic)

QUALCOMM INC 2021-10-28 Interposer/Pkg

主担当: 設計設計

何の発明かチップとワaffer間の深 trenchesを用いたコンデンサインターポーザー層の形成

課題高パフォーマンスICにおけるPDNでの電圧低下を軽減する方法

解決手段チップ下に深 trenches を用いたコンデンサインターポーザー層を配置し、チップとワaffer間でcopper-to-copper bond を使用して接続することで、電圧低下を軽減。

新規性従来は遠隔な位置にバッファーキャパシタを設置。本発明ではチップ直下に配置し、ESRとESLを低減。

クレーム範囲チップとワaffer間でcopper-to-copper bond を使用して接続されたコンデンサインターポーザー層の構造を保護。この層には深 trenches が含まれ、各 trenches は金属パッドと電気的に接続されている。

重要度の理由深溝（ディープトレンチ）, コンデンサインターポーザー層, copper-to-copper bond

US20220270975A1 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2022-08-25 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにインタポーザを用いた構造

課題高集積化された複数の半導体チップ間の接続のために、印刷基板が不足する問題。

解決手段下 redistribution ライン構造と上 redistribution ライン構造を使用し、インタポーザを介して半導体チップを接続することで高集積化に対応。

新規性従来は単一の基板上で全ての接続を行うが、本発明ではインタポーザと redistribution ラインを使用して複数の半導体チップ間の接続を実現。

クレーム範囲[原文] 1. A method of manufacturing a semiconductor package, the method comprising: forming a lower redistribution line structure, the lower redistribution line structure comprising a plurality of lower insulating layers and a plurality of lower redistribution line patterns respectively on at least one of

重要度の理由semiconductor package, インターポーザー, lower redistribution line 構造, upper redistribution line 構造

US20240105632A1 ★★★ 全文

Method for Forming a Semiconductor Device Having TSV Formed Through a Silicon Interposer and a Second Silicon Substrate with Cavity Covering a Second Die

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-03-28 Interposer/Pkg

主担当: Litho Litho

何の発明かSi_interposer 上に TSV 形成したデバイスの製造方法

課題2D 集積度の物理的限界と 3DICs の課題

解決手段Si_interposer 上に複数の TSV を形成し、異なるダイを堆重する方法。異なる長さの TSV を形成して互いに接続する。

新規性従来は同一側面に TSV 形成。本発明では対向側面にも TSV 形成し、ダイを堆重。

クレーム範囲Si_interposer 上に形成された複数の TSV を用いて異なるダイを堆重する方法。異なる長さの TSV の形成と互いの接続が特徴。

重要度の理由through-基板 vias, die stacking

US20250226324A1 ★★★ 全文

Die-to-die probe pad connection in a stacked semiconductor device

MICRON TECHNOLOGY INC 2025-07-10 Interposer/Pkg

主担当: 設計設計

何の発明かスタックされた半導体ダイ間の探針ピン接続構造

課題スタックされたダイ間でデータエラーが発生し、それを修正する手段がないこと。

解決手段Si-Through-Via（TSV）とコンダクティブインターコネクトを使用して、スタックされたダイ間の探針ピンを電気的に接続すること。

新規性従来は物理的にアクセスできない探針ピン間でデータエラーを修正する手段がなかった。本発明では、物理的にアクセス可能な探針ピンとコンダクティブインターコネクトを使用して、スタックされたダイ間のデータエラーを修正できる。

クレーム範囲第一ダイと第二ダイ間で電気的に接続される探針ピンを持つ半導体装置。この探針ピンはTSVとコンダクティブインターコネクトを通じて相互に接続されている。

重要度の理由スタックダイ間のデータエラー修正

US20250344411A1 ★★★ 全文

Logic and cache hybrid bonding

IBM 2025-11-06 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明かロジックとキャッシュメモリを同一ダイに統合する方法

課題ロジック機能とメモリ機能のプロセスフローが異なるため、両者を単一のダイに組み込むのが難しい。

解決手段バックサイドにロジックデバイス層とメモリデバイス層を配置し、これらを物理的に結合して電気的に接続する。

新規性従来は別々のプロセスでロジックダイとメモリダイを作成し、後工程で接続していたが、本発明ではバックサイドに配置することで統合を実現。

クレーム範囲ロジックダイとメモリダイを物理的に結合し、両者のバックサイド間にB2Bインターフェースを設け、それぞれのデバイス層を電気的に接続する構造。

重要度の理由ロジックとメモリの統合

US20250192018A1 ★★★ 全文

Semiconductor package including interposer and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2025-06-12 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かインタポーザとその製造方法を提供する。

課題高パフォーマンス回路を持つ半導体パッケージでの電力整流特性（PI）の改善が難しくなっている。

解決手段インタポーザには、デバイススタック構造とその上に配置された2つのデバイスダイが含まれており、それぞれのデバイスダイには1つ以上の統合堆積コンデンサ（ISC）構造が設置されている。

新規性従来の ISC チップは十分な容量を持たず、高パフォーマンス回路を持つ半導体パッケージでは不適切。本発明では ISC 構造をデバイスダイに組み込むことで、PI の改善が可能となった。

クレーム範囲インタポーザは、 Redistribution 構造、Device Stack 構造（その上に配置された2つの Device Die）、Integrated Stack コンデンサ（ISC）構造、Connection Members、Molding 材料、Redistribution 構造を含む。

US20250372495A1 ★★★ 全文

Electronic package and manufacturing method thereof and interposer

SILICONWARE PRECISION INDUSTRIES CO LTD 2025-12-04 Interposer/Pkg

主担当: CMP CMP成膜

何の発明か電子パッケージとその製造方法およびインターポーザ

解決手段従来の技術では欠けていた導電的な貫通孔と溝、そしてルーティング構造を有するインターポーザと電子パッケージを提供。これらの要素は互いに電気的に接続され、より効率的な信号伝送と組み込みを可能にする。

新規性従来の技術では、導電的な貫通孔とその周囲の溝が欠けていた。本発明ではこれらの要素が含まれており、電子パッケージの性能向上に寄与する。

クレーム範囲[原文] 1. An interposer, comprising: an interposer body having a first side, a second side opposing the first side, a plurality of conductive through holes formed in the interposer body, and a plurality of grooves formed on the second side of the interposer body and corresponding to the plurality of conduc

US20260011642A1 ★★★ 全文

Chiplet Hub with Stacked HBM

DREAMBIG SEMICONDUCTOR INC 2026-01-08 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットハブとハイブンドメモリのシステム

課題GPUなどの大型半導体製造における低収益率と高コスト、異なるプロセスで作られた複数のチップが必要な問題。

解決手段チップレットハブを使用して、異なる機能に最適化された小さなチップを組み合わせることにより、製造効率を向上させ、コストを削減する。

新規性従来は大型の単一チップで多機能統合。本発明では、異なるプロセスを使用した複数の専門化されたチップレットを組み合わせることにより、性能と収益率を向上させている。

クレーム範囲[原文] 1. (canceled)

重要度の理由チップレット, HBM

US20260026314A1 ★★★ 全文

Galvanic effect monitor test structure for ic package interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-01-22 Interposer/Pkg

主担当: 設計設計

何の発明かICパッケージ用インタポーザーの構造とテスト方法

課題インタポーザーとチップ間の接続部での腐食を検出する難しさ。

解決手段ガルバニック効果による腐食を監視するためのテスト構造をインタポーザーに設置。複数の接触パッドを使用して電気的接続と腐食検出を行う。

新規性従来は単純な接触部でしか腐食検出が難しかったが、本発明ではガルバニック効果を利用した特定の構造を設けることで腐食を容易に検出できる。

クレーム範囲[原文] 1. An integrated circuit package, comprising: a first integrated circuit chip; an interposer coupled to the first integrated chip, the interposer including: a galvanic effect test structure including a test contact pad and a detection contact pad; and a plurality of primary contact pads electrically

重要度の理由インタポーザー, ガルバニック効果, 腐食

US20260040585A1 ★★★ 全文

Semiconductor device structure with interposer and method of manufacturing the same

NANYA TECHNOLOGY CORP 2026-02-05 Other

主担当: 設計設計

何の発明かインタポーザを用いた半導体デバイス構造とその製造方法

課題半導体デバイスの小型化に伴う技術的問題：メモリとロジック回路の高度な集積化による制約。

解決手段インタポーザ上に複数の半導体ダイを配置し、電子部品との通信経路を形成することで小型化を実現。

新規性従来は単一の半導体ダイのみを使用。本発明ではインタポーザと複数の半導体ダイを用いることでより高度な集積化を可能に。

クレーム範囲インタポーザ上に配置された2つの半導体ダイと、それらとの通信を行う電子部品を含む半導体デバイス構造。また、 Redistribution 構造を介して電子部品が半導体ダイと接続される方法。

重要度の理由インタポーザ, semiconductor die, electronic component

US20220102280A1 ★★★ 全文

Very Fine Pitch and Wiring Density Organic Side by Side Chiplet Integration

APPLE INC 2022-03-31 Interposer/Pkg

主担当: Metal Metal熱処理Litho

何の発明か多チップlet構造とその形成方法

課題モバイルデバイス向けに小型化と高性能化を実現するため、複数のダイ間の精密な接続が必要。

解決手段光硬化有機絶縁層内に埋め込むダイレベルBEOL構造とパッケージレベルRDLを使用し、接触ピン密度とダイ間互結線密度を向上。

新規性従来は単一のダイレベルBEOL構造のみ。本発明ではパッケージレベルRDLでもダイ間互結線密度を増加させることができる。

クレーム範囲ダイセットとモールディング層内に埋め込まれた複数の光硬化有機絶縁層内のダイ間互結線を持つパッケージ構造。

重要度の理由多チップlet構造, パッケージレベルRDL, 光硬化有機絶縁層

US20250385235A1 ★★★ 全文

Interposers for double-sided memory bonding

MICRON TECHNOLOGY INC 2025-12-18 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを使用した双面メモリ接合システム

課題従来のメモリデバイスでは、スタック内のメモリダイの数や全体的な高さに制限がある。

解決手段インタポーザを介して複数のメモリダイを双方向に接合し、それぞれのダイからメモリアレイへのアクセスを可能にする。

新規性従来は単一サイドでの接合しか考慮していなかったが、本発明ではインタポーザを使用して双方向に接合することで、より多くのメモリダイをスタック内に配置できる。

クレーム範囲インタポーザと2つの異なる半導体コンポーネント（それぞれにメモリスタックが含まれる）の間で電気的に接続された構造。各コンポーネントはインタポーザの一側面と別の側面に接合される。

重要度の理由双方向接合, インタポーザ, メモリダイスタック

US20250379201A1 ★★★ 全文

Circuits for connecting high-bandwidth memory cubes to a host device, and associated systems and methods

MICRON TECHNOLOGY INC 2025-12-11 Interposer/Pkg

主担当: 設計設計

何の発明かSiP装置におけるHBMキューブの接続方法

課題従来は、高帯域幅メモリ（HBM）キューブをホストデバイスに効率的に接続する技術が不足していた。

解決手段SiP装置では、一つのHBMキューブが他のHBMキューブとホストデバイス間の信号ルーティングを行うことで、より多くのHBMキューブを接続できるようにした。

新規性従来はHBMキューブをホストデバイスの周囲に配置する必要があったが、本発明では、HBMキューブ間およびHBMキューブとホストデバイス間の信号ルーティング機能を持つインタポーザを使用することで、より多くのHBMキューブを接続できるようにした。

クレーム範囲独立特許請求の範囲1は、インタポーザとその上に配置されたホストデバイスおよびHBMキューブの構成を保護している。

重要度の理由高帯域幅メモリ、インタポーザ

US20260005210A1 ★★★ 全文

Package comprising a package interposer and a lid frame with an opening

QUALCOMM INC 2026-01-01 Interposer/Pkg

主担当: Metal Metal

何の発明かパッケージにインタポーザとリジッドフレームを設置する方法

課題小型化と信頼性の向上が必要な半導体パッケージの設計

解決手段インタポーザとリジッドフレームを使用し、 Passive Device を介したメタリゼーション構造を提供。さらに、2つの集積回路を垂直配置することでパッケージサイズを減らす。

新規性従来は単純な接合構造を使用していたが、本発明ではインタポーザとリジッドフレームの組み合わせにより、より複雑かつ効率的なメタリゼーションとパッケージ構造を実現。

クレーム範囲[原文] 1. A device comprising: a substrate; a package coupled to the substrate, the package comprising: a package interposer comprising: a first metallization portion; a second metallization portion; and a passive device located between the first metallization portion and the second metallization portion;

US20250070032A1 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2025-02-27 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを含む半導体パッケージ

課題高集積化された複数の半導体チップ間の接続のために、印刷基板が不足する問題。

解決手段低コストで実装可能なインタポーザを使用し、下部再分布構造と上部再分布構造を介して半導体チップを接続。

新規性従来は独立した基板と再分布線構造を使用。本発明ではインタポーザと接続柱を使用し、コスト削減。

クレーム範囲下部再分布構造、接続支柱、インタポーザ、上部再分布構造、半導体チップを含む半導体パッケージ。

重要度の理由semiconductor package, インターポーザー, lower redistribution line 構造

US20250220925A1 ★★★ 全文

Three-dimensional memory architectures with hybrid bonding

INTEL CORP 2025-07-03 Interposer/Pkg

主担当: Bonding Bonding計測

何の発明か3Dメモリアーキテクチャとハイブリッドボンディング

課題SRAMのスケーリング遅れとその積層によるコスト増加、性能改善が難しくなっている。

解決手段複数のメモリチップレットを堆積し、それぞれの接触点を直接接続することで、高密度化とコスト削減を達成する。

新規性従来は単一のチップ上にSRAMを配置していたが、本発明では複数のメモリチップレットを堆積し、それぞれの接触点を直接接続することで高密度化とコスト削減を達成している。

クレーム範囲[原文] 1. An apparatus, comprising: a first die comprising a static random-access memory (SRAM) periphery circuitry and a first memory sub-bank; wherein the first die includes a first surface defined by a first insulating material having exposed therein a plurality of first conductive contacts, multiple of

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場

US20250336835A1 ★★★ 全文

Semiconductor package including an interposer

SAMSUNG ELECTRONICS CO LTD 2025-10-30 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを含む半導体パッケージ

解決手段インタポーザのサイズを小さくすることでプロセス収益性を向上させ、半導体チップ間の信号距離を短縮。

新規性従来は大型のインタポーザを使用していたが、本発明ではそのサイズを減らし、チップ間の信号距離も短縮している。

クレーム範囲[原文] 1. A semiconductor package comprising: an interposer; a lower semiconductor chip located on the interposer and comprising a chip through via; a plurality of lower stack structures located on the interposer and spaced apart from the lower semiconductor chip in a horizontal direction; a lower molding

重要度の理由インタポーザ、チップ間信号距離

US20260010505A1 ★★★ 全文

Pmm/dc-mhs hpm interposer system

DELL PRODUCTS LP 2026-01-08 Interposer/Pkg

主担当: 設計設計

何の発明かPMM/DC-MHS HPMインターポーザーシステムの構築

課題データセンター向けモジュールホストプロセッサーモ（DC-MHS HPM）とプラグインマルチ PURPOSE モジュール（PMM）との間の接続を効率化すること。

解決手段インターポーザボードにDC-MHS HPMコネクタ、PMMコネクタ、BMC、電源制御装置、翻訳サブシステムを配置し、データ転送時に相互間の変換を行う。

新規性従来は直接接続か複雑なネットワークが必要だったが、本発明ではインターポーザボードを通じて効率的な接続と管理操作が可能となった。

クレーム範囲DC-MHS HPMコネクタ、PMMコネクタ、BMC、電源制御装置、翻訳サブシステムを含むインターポーザボードの構造を保護する。

US20250125244A1 ★★★ 全文

Interposer connection structures based on wire bonding

QUALCOMM INC 2025-04-17 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージの構造と製造方法を提案

課題電子機器における計算力向上に伴う半導体チップの小型化により、チップ間の接続が難しくなっている。

解決手段基板上に配置された複数のインタポーザ接続構造と、それらを基板とインタポーザ構造間に接続するためのワイヤーボンディングを使用している。

新規性従来は単純なワイヤーボンディングを使用していたが、本発明ではバOND球部の幅がワイヤーポートの幅よりも広い構造を採用することで接続強度を向上させた。

クレーム範囲ICパッケージは基板上に配置された複数のインタポーザ接続構造と、それらを基板とインタポーザ間で接続するためのバOND球部とワイヤーポートを持つ。

US20250357444A1 ★★★ 全文

Multi-interposer structures and methods of making the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-11-20 Interposer/Pkg

主担当: 設計設計

何の発明か複数のインタポーザを使用した半導体デバイスの構築方法

課題従来の3次元デバイスでは、チップ間の接続距離が短く、高度な集積度と高速化を実現する一方で、製造上の複雑さやコスト増加などの問題がある。

解決手段異なるインタポーザを使用して複数の半導体デバイスダイを配置し、チップ間の接続距離を短縮することで集積度と性能を向上させつつ、製造工程を簡略化する。

新規性従来は単一または二つのインタポーザを使用。本発明では三つ以上のインタポーザを使用し、それぞれのインタポーザ間隔を確保することで複雑さとコストを低減。

クレーム範囲[原文] 1. A semiconductor device, comprising: a substrate; a first interposer disposed on and coupled to the substrate; a first semiconductor device die disposed on and coupled to the first interposer; a second interposer disposed on and coupled to the substrate; and a second semiconductor device die dispo

US20250323132A1 ★★★ 全文

Nested interposer package for ic chips

INTEL CORP 2025-10-16 Interposer/Pkg

主担当: 設計設計

何の発明かICチップ用のネストされたインターポーザーパッケージ

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一の電子パッケージに実装する能力があるが、現在のアーキテクチャはより大きなフォームファクターを生じ、一部の用途には適さない。

解決手段インターポーザーとネストされたコンポーネントを使用し、ダイとリディストーションレイヤーとの間の接続性を改善する。

新規性従来は単一のTIVのみを使用。本発明では第一および第二のTIVとネストされたコンポーネントを使用して、より効率的なダイ接続を実現。

クレーム範囲インターポーザーとその中に配置されるネストされたコンポーネント、さらにその間の二重のTIVとデュアルディエクスリートレイヤーにより、複数のダイとの間で効率的な接続を実現するパッケージ。

重要度の理由多チップ統合、TIV、デュアルディエクスリートレイヤー

US20240332257A1 ★★★ 全文

Edge interface placements to enable chiplet rotation into multi-chiplet cluster

MICRON TECHNOLOGY INC 2024-10-03 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを回転させることによるインターフェース配置

課題チップレットシステムにおける入出力(I/O)の対応が難しい。

解決手段各チップレットの周囲に対称的に配列されたI/Oピンを用い、互いのI/Oピンを同軸に配置して接続する。

新規性従来は非対称なI/Oピン配置。本発明では対称的なI/Oピン配置により、チップレットの回転による配線が容易化される。

クレーム範囲[原文] 1. A method comprising: forming an interposer, the interposer including a substrate and one or more layers of conductive interconnect; forming multiple chiplets, each chiplet including multiple edges and multiple blocks of input/output (I/O) pads on each of the multiple edges, wherein the multiple b

重要度の理由チップレットs, I/O pads, インターポーザー

US20260005119A1 ★★★ 全文

Coaxial through-insulator via (tiv) with lateral metal footing connection for chiplet power signal connection

IBM 2026-01-01 Interposer/Pkg

主担当: 設計設計

何の発明かコアックスル Through-insulator via (TIV) の構造と製造方法

課題ガラス絶縁体を通過するビアでのノイズ転送問題

解決手段コアックスル TIV で信号線と電源線を分離し、横向きの金属フootingを使用して接続することでノイズ転送を改善。

新規性従来は単一の導体ビアを使用。本発明では内側と外側のフooting構造を持つコアックスル TIV を採用。

クレーム範囲第一金属線とビアを接続する第一配線領域、ガラス絶縁体部、その中に配置された第1回路要素、コアックスル TIV、および第二配線領域で構成される半導体構造。

重要度の理由ガラス絶縁体ビアでのノイズ転送問題、コアックスル TIV の導入

US20220093575A1 ★★★ 全文

Method for fabricating semiconductor device with active interposer

NANYA TECHNOLOGY CORP 2022-03-24 Interposer/Pkg

主担当: Metal Metal

何の発明かアクティブインターポーザとメモリダイ、ロジックダイを積層して半導体デバイスを作製する方法

課題半導体デバイスの小型化に伴う品質、出力、性能、信頼性の向上と複雑さの低下が困難になっている。

解決手段アクティブインターポーザとメモリダイ、ロジックダイを積層し、TSVやマイクロバンプを使用して電気的に接続することで小型化と高性能化を実現する。

新規性従来は単一のダイで構成されていたが、本発明ではアクティブインターポーザとメモリダイ、ロジックダイを積層し、TSVやマイクロバンプを使用することで小型化と高性能化を達成。

クレーム範囲[原文] 1. A method for fabricating a semiconductor device, comprising: providing an active interposer comprising a programmable unit; providing a first logic die and bonding a first side of the active interposer onto the first logic die; providing a first memory die comprising a storage unit; and bonding t

重要度の理由半導体デバイス、積層、アクティブインターポーザ

US20210183842A1 ★★★ 全文

Stacked interposer structures, microelectronic device assemblies including same, and methods of fabrication, and related electronic systems

MICRON TECHNOLOGY INC 2021-06-17 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かSi_interposerとmemory_deviceをstackingしてGPUと接続する構造

課題従来の微小電子デバイスアセンブリでは、多層ダイ stackingや高速信号伝送に問題があった。

解決手段Si_coreを持つinterposerとRDLを使用し、TSVsを介してGPUとメモリデバイスを接続する。

新規性従来は単一のinterposerを使用。本発明では複数のinterposerをstackingし、高速信号伝送に対応。

クレーム範囲独立クレーム1と10は、Si_coreを持つinterposerとTSVsを用いたstacked構造と、それを介してGPUやメモリデバイスを接続する方法を保護している。

US20240395787A1 ★★★ 全文

Integrated circuit with stacked interposer

MICROSOFT TECHNOLOGY LICENSING LLC 2024-11-28 Interposer/Pkg

主担当: Bonding BondingDryエッチMetal

何の発明か積層インターポーザを使用した電子回路の製造方法

課題電子システムにおける電力消費の増加により、供給バッテリング問題が生じている。

解決手段複数のインターポーザをハイブリッド接合して積層し、SoCへのコンデンサアクセス量を大幅に増やす。

新規性従来は単一のインターポーザを使用。本発明では複数のインターポーザを積層することで、SoCへのコンデンサ供給量を増加させている。

クレーム範囲独立特許請求の範囲1は、SoCとインターポーザを接合し、さらに複数のインターポーザを積層してSoCへの電力供給を改善する電子回路の構造を保護している。

US20250357456A1 ★★★ 全文

Structure and formation method of package with interposer chip

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-11-20 Interposer/Pkg

主担当: 設計設計

何の発明かパッケージ構造とその形成方法

課題従来のチップパッケージでは、機能密度の向上や小型化が難しくなっていた。

解決手段 Redistribution 構造を用いた複数のチップ構造の堆積と、インターポーザー chip の使用により、高密度かつ多機能なパッケージを形成する。

新規性従来は単一のチップのみを配置。本発明では、異なる種類のチップ（ロジック、メモリ等）を複数堆積し、より高度な機能を実現。

クレーム範囲 Redistribution 構造上に複数のチップ構造を堆積する方法。インターポーザー chip を用いて異なる種類のチップ間の電気的接続を提供する。

重要度の理由従来のパッケージング技術では小型化が難しかったが、本発明では複数のチップを堆積することで解決している。

US20250181477A1 ★★★ 全文

Electronic device having a plurality of chiplets

REBELLIONS INC 2025-06-05 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを用いた電子デバイスの構築

解決手段通信障害が発生した場合、情報伝送ルートを変更する。

新規性従来は固定ルートでの情報伝送。本発明では通信障害時にルートを自動的に変更。

クレーム範囲[原文] 1. An electronic device, comprising: a first chiplet comprising a system bus, a first interconnect module, and a second interconnect module; and a second chiplet connected to the first chiplet through at least one of a first interconnect interface connected to the first interconnect module or a seco

重要度の理由チップレット, communication failure, transfer path

US20250253255A1 ★★★ 全文

Unitized Finger to Bump Interposer Package

APPLE INC 2025-08-07 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か電子パッケージとその製造方法を説明する。

課題モバイルデバイス向けに小型化と高性能化が求められる中、メモリデバイスの積層によりデータ転送率を向上させつつ電力消費を低減する手法が必要である。

解決手段垂直積層ダイのグループ間接的なインターポーザを使用し、ダイスタックとインターポーザ間でワイヤーボンディングを行うことで、高密度な配線を実現しつつパッケージサイズを小型化する。

新規性従来はダイスタックとパッケージサブstrate間で直接のワイヤーボンディングを行っていたが、本発明ではインターポーザを使用することで高密度配線を実現し、パッケージサイズを小型化している。

クレーム範囲垂直積層ダイのグループとインターポーザ間でワイヤーボンディングを行い、その接続部をモールド化合物で覆う電子パッケージ。

重要度の理由vertical stacking, インターポーザー, bonding, molding

US20250275156A1 ★★★ 全文

High bandwidth memory systems and devices

YANGTZE MEMORY TECH CO LTD 2025-08-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明か高帯域幅メモリ装置の構築方法

課題従来の3Dメモリデバイスでは、チップ上のメモリセルとラインの密度を増加させるための効率的な接続手段が不足していた。

解決手段異なるダイ間で直接接続する2つの接触構造を使用し、高帯域幅メモリ装置の効率的なデータ移動とアクセスを実現している。

新規性従来はダイ間での接続が複雑で効率的ではなかった。本発明では、2つの接触構造を使用してダイ間の直接接続を可能にし、効率的なデータ移動とアクセスを実現している。

クレーム範囲独立特許請求の範囲1は、異なる方向で積層された2つのダイ間で直接接続するための接触構造を含む半導体装置を保護している。

重要度の理由高帯域幅メモリ、ダイスタック、TSV

US20250385147A1 ★★★ 全文

Semiconductor device including hybrid diamond thermal interposer

SAMSUNG ELECTRONICS CO LTD 2025-12-18 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスにハイブリッドダイヤモンド熱インターポーザを設置する

解決手段ハイパフォーマンスアプリケーション向けに、メカニカルインテグリティを損なわずに熱性能を改善した半導体デバイス（例えば、システムインパッケージやフリップチップパッケージ）を提供する。

新規性従来は単一のダイヤモンド熱インターポーザを使用。本発明ではダイヤモンド粒子が含有される金属で構成されたハイブリッドダイヤモンド熱インターポーザを使用。

クレーム範囲半導体デバイスは、メカニカルインテグリティを損なわずに熱性能を改善するための、基板上に設置されたインターポーザと、その上に配置された2つの半導体チップと、これら2つの半導体チップ間に配置されたハイブリッドダイヤモンド熱インターポーザから構成される。

重要度の理由半導体デバイス、ハイブリッドダイヤモンド熱インターポーザ

US20260041017A1 ★★★ 全文

Microelectronics device package with isolation and ceramic interposer forming thermal pad

TEXAS INSTRUMENTS INC 2026-02-05 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か半導体デバイスを積層したマイクロエレクトロニクスパッケージ

課題半導体デバイスと有機配線板上の接続部間の電気的隔離が必要な場合がある。

解決手段セラミックインターポーザを熱伝導性材料を使用して固定し、半導体デバイスと接続部との間に配置することで電気的隔離を達成する。

新規性従来は有機配線板上に直接半導体デバイスを配置。本発明ではセラミックインターポーザを使用して電気的隔離を実現。

クレーム範囲半導体デバイスと接続部を有するパッケージサブstrate上に、セラミックインターポーザを熱伝導性材料で固定し、その表面が露出している状態で、半導体デバイスと接続部の一部がパッケージの外部端子として機能すること。

重要度の理由セラミックインターポーザ, 熱伝導性材料

US20260018526A1 ★★★ 全文

Chiplet package having an interconnecting die

ADVANCED MICRO DEVICES INC 2026-01-15 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを用いた複数チップの接続構造とその製造方法

課題従来のチップパッケージでは、ICチップの垂直積層に伴う低生産性と高コスト。

解決手段同じレイヤーに配置された2つのチップレット間を接続するための導電柱とインターフェースを使用し、その間にインターリービングダイを配置することで高帯域幅通信を実現。

新規性従来は複数の工程が必要で低生産性。本発明では単純化されたプロセスフローにより、より効率的なチップパッケージが可能。

クレーム範囲同じレイヤーに配置された2つのICダイ間を接続するための導電柱とインターフェースを使用し、その間にインターリービングダイを配置することで複数のICダイを接続したチップパッケージ。

重要度の理由従来の低生産性と高コスト、本発明による簡易化されたプロセスフロー

US20250372589A1 ★★★ 全文

System Including an Active Interposer and Method for Manufacturing the Same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-12-04 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かアクティブインターポーザーとその製造方法を提供する。

課題従来のパッシブインターポーザーを使用した3D-ICやCoWoS技術では、表面積が制限される問題がある。

解決手段アクティブインターポーザーは活性回路と配線層を含み、複数の半導体チップを接合・互いに接続する。これによりパッケージング面積を削減しつつ性能を向上させる。

新規性従来のパッシブインターポーザーと異なり、本発明ではアクティブ回路と配線層を使用し、半導体チップを直接接続する。

クレーム範囲独立特許請求の範囲1は、アクティブインターポーザーとその構造、および複数の半導体チップとの接合方法を保護している。

重要度の理由アクティブインターポーザー, パッシブインターポーザー, 半導体チップ, 配線層

US20250323119A1 ★★★ 全文

Thermoelectric cooling structure at a hybrid bonding interface

IBM 2025-10-16 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体ダイ間のハイブリッド接合界面に設置された熱電冷却構造

課題半導体ダイ間の熱伝導性向上、温度管理、熱膨張不一致緩和、信頼性向上や統合した熱管理ソリューション提供。

解決手段トップとボトムの半導体ダイ間に設置されたハイブリッド接合界面に、異なる電気伝導型の熱電冷却要素を配置し、これらを電気的に接続して熱電冷却構造を作成。

新規性従来は独立した半導体ダイ上に熱電冷却要素を設置。本発明では半導体ダイ間のハイブリッド接合界面に配置し、ダイスタックやチップレットでの応用が可能。

クレーム範囲トップとボトムの半導体ダイ間に設置されたハイブリッド接合界面に、異なる電気伝導型の熱電冷却要素を配置し、これらを電気的に接続して熱電冷却構造を作成する半導体装置。

US20240222350A1 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on- package structures

INTEL CORP 2024-07-04 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型底面パッケージと大規模ダイパッケージオンパッケージ構造の製造方法

解決手段オフセットインターポーザは、ロジックデバイスとメモリデバイス間の接続問題をパッケージングプロセスで分離するための技術を提供。

新規性従来は単一の基板上に複数のデバイスを配置。本発明では、オフセットインターポーザを使用して、異なる種類のデバイス間の接続問題を分離する。

クレーム範囲[原文] 1. A package, comprising: a first layer of interconnects; a second layer of interconnects coupled to the first layer of interconnects, the second layer of interconnects having a through hole therein, the second layer of interconnects having a first plurality of conductive pads above a second plurali

US20240250082A1 ★★★ 全文

Integrated Circuit Package For High Bandwidth Memory

GOOGLE LLC 2024-07-25 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリスタックとロジックダイを接続するためのパッケージ

課題大規模なシリコンインターポーザーが必要でコストが高く、歪みによる製造不良が多い。

解決手段HBMスタックとの接続に印刷配線を使用し、シリコンインターポーザーを減らしてコストと生産性を改善。

新規性従来はシリコンインターポーザーのチャネルを使用していたが、本発明では印刷配線を使用することでコスト削減と製造簡素化が可能になった。

クレーム範囲[原文] 1. An integrated circuit package comprising: a substrate; a silicon interposer positioned on a top surface of the substrate; one or more logic dice positioned on a top surface of the silicon interposer; one or more high-bandwidth memory stacks positioned on the substrate and spaced apart from the si

重要度の理由シリコンインターポーザー、印刷配線、高帯域幅メモリスタック

US20250157939A1 ★★★ 全文

High density interconnection using fanout interposer chiplet

APPLE INC 2025-05-15 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを使用した高密度互連構造の形成方法

課題モバイルデバイス向けに小型化と高性能化が求められる中、ダイの入出力密度と組み合わせ数が増加し、2.5Dや3Dパッケージング技術が必要となっている。

解決手段RDL上にチップレットを配置し、ダイ間の高密度互連を実現。ダイは側面に配置され、チップレットを通じて相互接続される。

新規性従来はダイとダイ間の直接的な接続が主だったが、本発明ではRDL上にチップレットを配置することで、ダイ間の高密度互連が可能となった。

クレーム範囲キャリアサブストラートにダイを固定し、その上にRDLとチップレットを設置。RDLはダイとチップレットを接続し、最終的にキャリアサブストラートを取り除く。

重要度の理由高密度互連, チップレット, RDL

US20250006645A1 ★★★ 全文

Microelectronic assemblies including a photoimageable dielectric for hybrid bonding and die encapsulation

INTEL CORP 2025-01-02 Interposer/Pkg

主担当: Bonding Bonding

何の発明か微小電子アセンブリの構築方法

課題ICデバイスを複数組み合わせる際の接続と封止の問題

解決手段半導体基板に穴を掘り、その底に半導体チップを埋め込み、上部には光硬化性または非光硬化性有機絶縁材を使用して微細接合と封止を行う方法

新規性従来は金属触点間の有機絶縁材が使用されていた。本発明ではPIDや非PIDの有機絶縁材を用いる。

クレーム範囲基板上の穴に半導体チップを埋め込み、その上部には光硬化性または非光硬化性有機絶縁材を使用して微細接合と封止を行うアセンブリ

重要度の理由光硬化性有機絶縁材, 微細接合

US20250079342A1 ★★★ 全文

Secured crypto processor for chiplet security using artificial intelligence

APPLIED MATERIALS INC 2025-03-06 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットベースシステムにおける不正なチップレットの異常検出方法

課題チップレットベース設計でのパッケージスケーリングによる問題と、信頼性の低いチップレットからの異常検出の難しさ。

解決手段信頼性の高いチップレットをモニタリングし、その状態に基づいて行動を選択して実行することで、不正なチップレットの異常を検出し、学習アルゴリズムで改善する。

新規性従来は信頼性の高いチップレットと不正なチップレットの組み合わせによるシステムでの異常検出。本発明では人工知能加速器を使用して、状態に基づいて行動を選択し、結果に基づいて学習アルゴリズムを更新する。

クレーム範囲信頼性の高いチップレットと不正なチップレットを組み合わせたシステムで、異常検出と行動選択を行い、その結果に基づいて学習アルゴリズムを更新する構造。

重要度の理由チップレット, インターポーザー, artificial_intelligence, reinforcement_learning

US20220320018A1 ★★★ 全文

Interposer with capacitors

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-10-06 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーと電気的な接続

課題垂直積層回路内の信号伝送における電圧損失

解決手段複数のコンダクティブレイヤー間で配置されたコンデンサを用いることで、信号伝送中の電圧損失を軽減。

新規性従来は単純な接点を使用。本発明ではコンデンサを介した接続により、電圧損失の軽減が可能。

クレーム範囲[原文] 1. An interposer, comprising: a first conductive layer comprising a first signal line and a second signal line; a second conductive layer comprising a third signal line and a fourth signal line; a plurality of capacitors positioned between the first conductive layer and the second conductive layer,

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20240153894A1 ★★★ 全文

Structure for thermal management in hybrid bonding

IBM 2024-05-09 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体ウェーファ間のハイブリッド接合における熱管理構造

課題SiO2の低熱伝導率が堆積されたデバイス構造の熱管理に悪影響を与える。

解決手段コアックスラムパッドを含むダイエクトラクティブ層を使用し、金属接合とダイエクトラクティブ接合を同時に実現する。

新規性従来はSiO2を使用していたが、本発明ではCuを使用することで高い熱伝導率を達成。

クレーム範囲第一半導体ウェーファと第二半導体ウェーファ間に配置されるコアックスラムパッドを含むダイエクトラクティブ層によるハイブリッド接合構造。

重要度の理由SiO2/thermal_management/hybrid_bonding

US20250336890A1 ★★★ 全文

On-die control for active interposer voltage regulation

IBM 2025-10-30 Interposer/Pkg

主担当: 設計設計

何の発明かアクティブインターポーザ上の電圧制御のオンダイ制御方法

課題従来の電圧制御では、チップダイとインターポーザ間での効率的な制御が難しかった。

解決手段チップダイに接続された制御回路が、インターポーザ内のスイッチを操作して入力電圧を調整し、出力電圧を生成する。

新規性従来は外部の制御が必要だったが、本発明ではチップダイ内部で制御回路が動作する。

クレーム範囲[原文] 1. A method for on-die control for active interposer voltage regulation, comprising: receiving, by a switch in voltage regulation circuitry in an active interposer, an input voltage; controlling, by voltage regulation control circuitry in a chip die connected to the active interposer, the voltage re

US20260076270A1 ★★★ 全文

Device including conductive posts thermally coupling a die and an interposer structure

QUALCOMM INC 2026-03-12 Other

主担当: 設計設計

何の発明かダイとインターポーザ構造との間での熱伝導を改善するためのデバイス

解決手段ダイとインターポーザ構造の間に熱伝導用のコンダクティブポストを配置し、ダイからの熱を効率的にインターポーザ構造に伝達する。

新規性従来はダイからインターポーザ構造への直接的な電気的接続が主だったが、本発明ではダイとインターポーザ構造の間に熱伝導用のコンダクティブポストを設けることで、ダイからの熱を効率的に伝達する。

クレーム範囲ダイとインターポーザ構造の間で熱を伝達するために、ダイとインターポーザ構造の間に配置された複数のコンダクティブポストを保護対象とする。

重要度の理由デバイス, 熱伝導, コンダクティブポスト

US20260053023A1 ★★★ 全文

Folded high-bandwidth memory systems

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2026-02-19 Interposer/Pkg

主担当: 設計設計

何の発明か折りたたみ型高帯域幅メモリシステムの構築方法

解決手段プロセッサチップとメモリデバイスを介したデータ通信リンクを含む、インタポーザ経由での電気的接続。折りたたみ型インタポーザを使用してメモリデバイスをプロセッサチップの上に配置。

新規性従来は単一のインタポーザ上で垂直方向に積層された構造。本発明では折りたたみ型インタポーザを使用して水平方向に配置されるメモリデバイスを実現。

クレーム範囲[原文] 1. A bonded structure comprising: a processor chip disposed over a main surface of a first interposer; a first memory device disposed over the first interposer; and a second memory device disposed over the processor chip; wherein the first memory device is electrically connected to the processor chi

重要度の理由folded high-bandwidth memory systems

US20250374526A1 ★★★ 全文

High bandwidth memory with sub 4f2 cells

TAESUNG ENVIRONMENTAL RES INSTITUTE CO LTD 2025-12-04 Interposer/Pkg

主担当: 設計設計

何の発明かDRAMデバイスの垂直積層構造を提供する。

課題4F²セル構造では、垂直支柱がセル capacitorと直接接触し、データ保持時間が短くなる問題がある。

解決手段異なる高さにある1つ目のワードラインと2つ目のワードラインを交互に配置し、セルパターンはビット線の両端にZ字型に配列され、ワードラインに接するセルパターンは一直線に配列される。

新規性従来は垂直支柱がセル capacitorと直接接触していたが、本発明では異なる高さにあるワードラインを交互に配置し、セルパターンの配列方法を変更することで解決している。

クレーム範囲DRAMデバイスは複数のDRAMデバイスを垂直積層し、その間にTSVとコンダクティブパッドを設け、上部に保護層を配置する構造。さらに、ビット線、ワードライン、セルパターン、ゲート绝缘体パターンが特定の配置方法で形成される。

US20260010491A1 ★★★ 全文

Clustered Chiplet Hubs

DREAMBIG SEMICONDUCTOR INC 2026-01-08 Other

主担当: 熱処理熱処理

何の発明かチップレットハブによるシステム構築方法

課題GPUなどの大型半導体製造での低収益率と、異なる用途に適した電子回路の設計難しさ。

解決手段複数のチップレットを統合するチップレットハブを使用し、ダイ間接続による通信ネットワークを作り出し、異なるチップレット間での効率的なデータ交換を実現。

新規性従来は個別の大型半導体の設計が必要だったが、本発明では複数の小型且つ専門化されたチップレットを使用し、統合管理とダイ間通信により効率的なシステム構築を可能にした。

クレーム範囲2つのチップレットハブ間でダイ間接続を行い、それぞれのチップレットハブ内の内部管理メカニズムが統一されたプライマリファブリックを作成し、異なるチップレット間での通信を可能にするシステム。

重要度の理由チップレット, D2D connections

US20220334995A1 ★★★ 全文

Parameter exchange for a die-to-die interconnect

DAS SHARMA DEBENDRA 2022-10-20 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間接続用の能力交換方法

課題小型デバイスへの処理力集中と、それに対応するためのダイ間通信の改善。

解決手段特定のレジスタから能力を読み取り、ダイ間リンクで使用する能力を選択し、それを制御レジスタに書き込むことでダイ間接続を設定する。

新規性従来は個別のダイが独自の能力を持ち合わせる。本発明では、特定のレジスタから読み取った能力に基づいてダイ間リンクの設定を行う。

クレーム範囲非一時的なマシン可読記憶媒体に格納された指示により、機械は特定のレジスタから能力を読み取り、それを制御レジスタに書き込み、ダイ間リンクを設定する方法。

重要度の理由Parameter exchange for a die-to-die interconnect

US20260044468A1 ★★★ 全文

Parameter exchange for a die-to-die interconnect

INTEL CORP 2026-02-12 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かD2Dリンクの設定方法

課題小型デバイスでは複数の物理プロセッサを配置するための通信インターフェースが不足している。

解決手段特定のレジスタから能力情報を読み取り、それを基にD2Dリンクの設定を行う。

新規性従来は手動で設定が必要だったが、本発明では自動的に能力情報を交換し、最適なリンク設定を行う。

クレーム範囲非易失性メモリに格納された指示に基づき、特定のレジスタから能力情報を読み取り、D2Dリンクを設定する方法。

重要度の理由Parameter exchange for a die-to-die interconnect

US20260040972A1 ★★★ 全文

Interposer, semiconductor package including interposer and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2026-02-05 Interposer/Pkg

主担当: Metal Metal成膜Litho

何の発明か Redistribution層を用いたインターポーザー

課題細ピッチI/Oターミナルを持つ半導体チップと、一般的なピッチの基板間の電気的接続が困難である。

解決手段複数のビアを使用して Redistribution層内の配線と接合部品間を接続し、橋ダイと接合部品間にも複数のビアを使用することで細ピッチI/Oターミナルとの接続を可能にしている。

新規性従来は単一のビアで接続していたが、本発明では Redistribution層内の配線と接合部品間には複数のビアを使用し、橋ダイと接合部品間には1つのビアを使用している。

クレーム範囲[原文] 1. An interposer comprising: a redistribution structure; a bridge die on the redistribution structure; and a plurality of conductive posts adjacent the bridge die and on the redistribution structure, wherein the redistribution structure includes: a dielectric layer; a plurality of redistribution lin

重要度の理由再配線層（RDL）, vias, bonding pads

US20210074600A1 ★★★ 全文

Chip package structure with cavity in interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-03-11 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージ構造におけるインターポーザ内の穴形成

課題従来のチップパッケージは小型化や薄型化が進みつつ、機能密度の向上と並行して、チップ間の接続性や製造効率に課題がある。

解決手段インターポーザの底面または頂面に穴を形成し、その中や上面に半導体チップを配置することで、小型化と機能密度の向上を両立する。

新規性従来は単純な2D堆積。本発明では3次元的な構造（穴内または頂面）でのチップ配置が可能となる。

クレーム範囲インターポーザの底面や頂面に形成された穴内または上面に半導体チップを配置し、その上部に別のチップを積層する構造。

US20250372526A1 ★★★ 全文

Interposer devices with mutliple interposer cores

APPLIED MATERIALS INC 2025-12-04 Interposer/Pkg

主担当: 設計設計

何の発明か複数のコアを持つインターポーザ装置の製造方法

課題電子デバイスのパッケージングでは、コンポーネントの多様な組み合わせが必要で、互異集積化が進んでいる。

解決手段複数のスタックを形成し、各スタックに異なるコアを配置することで、柔軟性のあるインターポーザ装置を作成する。

新規性従来は単一のコアを使用。本発明では複数のコアを使用して、より高度な集積化を実現。

クレーム範囲複数のスタックからなるインターポーザ装置を作成し、各スタックには異なるコアが含まれる。

US20250183571A1 ★★★ 全文

Interposer module for implementing densely pitched integrated circuits on conventional motherboards

BAE SYS INF & ELECT SYS INTEG 2025-06-05 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か densely pitched integrated circuit を motherboard に接続するためのインターポーザー module の設計

課題densely pitched IC を直接 motherboard に接続すると、信頼性が低下したり、crosstalk が生じたりする問題。

解決手段インターポーザー module は densely pitched chip と motherboard 間の接続を介在し、信頼性を向上させ、crosstalk を抑制する。

新規性従来は densely pitched IC を直接 motherboard に接続。本発明ではインターポーザー module を用いることで、信頼性と crosstalk の問題を解決。

クレーム範囲インターポーザー module は densely pitched integrated circuit と motherboard 間の接続を介在し、ground, power, AC connection pads との接続を確実に行い、crosstalk を抑制する構造。

US20250286004A1 ★★★ 全文

Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling

INTEL CORP 2025-09-11 Interposer/Pkg

主担当: Bonding Bonding

何の発明か微小なダイ間の信号伝送を可能にする堆積ダイと介子板の組み合わせ

課題異なるピッチを持つ複数のダイを3Dスタックする際の互いに接続する難しさ。

解決手段異なるピッチを持つ複数のダイを堆積させ、その間の信号伝送を可能にする介子板を使用。

新規性従来は同一ピッチのダイのみをスタックするか、またはピッチ差に対応した設計が必要だったが、本発明では異なるピッチを持つダイを効率的にスタックできるように堆積ダイと介子板を組み合わせる。

クレーム範囲[原文] 1. An assembly, comprising: an interposer having a first surface and an opposing second surface, wherein the interposer includes conductive pathways through a dielectric material, and wherein the conductive pathways include lines and vias; a first die coupled to the first surface of the interposer b

重要度の理由異なるピッチを持つダイをスタックする技術

US20260068758A1 ★★★ 全文

High bandwidth memory and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2026-03-05 Interposer/Pkg

主担当: Bonding Bonding

何の発明か高帯域幅メモリの製造方法

解決手段メモリダイを垂直方向に積層した半導体スタックと、その間にガラスコアを配置し、さらに別のメモリスタックをガラスコア上に積層する。

新規性従来は単一のメモリスタック構造を使用。本発明ではガラスコアと複数のメモリスタックを組み合わせた構造を使用。

クレーム範囲[原文] 1. A high bandwidth memory, comprising: a first semiconductor stack including a plurality of first semiconductor dies stacked in a vertical direction; a glass core on the first semiconductor stack; and a second semiconductor stack on the glass core, the second semiconductor stack including a plurali

重要度の理由高帯域幅メモリ、ガラスコア、垂直方向に積層した半導体スタック

US20210400740A1 ★★★ 全文

Patch on interposer package with wireless communication interface

INTEL CORP 2021-12-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明か無線通信インターフェースを有するパッチオンインタポーザーパッケージ

課題CPU間の直接通信を実現するために、ソケットやシステムボードを通さずにデータを高速に転送する方法が求められていた。

解決手段無線インターフェースを有する複数のパッチとインタポーザーを使用し、低コストで高精度ではない材料とプロセスを用いてパッチとインタポーザーを接続することで、高速なデータ転送が可能となった。

新規性従来はソケットやシステムボードを通じてデータを転送する必要があったが、本発明では無線インターフェースを使用し、パッチとインタポーザーの組み合わせにより低コストで高速な通信が実現可能となった。

クレーム範囲無線デバイスを有する複数のパッチとインタポーザーを用いた構造。特定のパッチは高精度な接合が必要だが、他のパッチは低コストで接合できるため、高速なデータ通信が可能となった。

重要度の理由無線通信, インタポーザー, パッチ

US20240120283A1 ★★★ 全文

Interposers for microelectronic devices

MICRON TECHNOLOGY INC 2024-04-11 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体インタポーザの構造と製法

課題従来のインタポーザでは、高帯域通信能力や耐破損性を向上させることが難しかった。

解決手段非有機半導体コアと複数の Redistribution Layers (RDL) を用いたインタポーザ構造により、高帯域通信と耐久性を改善した。

新規性従来は単一の RDL 使用。本発明では多層 RDL を用いることで、より高い帯域通信能力と耐破損性を実現。

クレーム範囲[原文] 1. (canceled)

US20250210610A1 ★★★ 全文

Structure and formation method of package with interposer chip

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-06-26 Interposer/Pkg

主担当: 設計設計

何の発明かパッケージ構造とその形成方法を提供する。

課題従来のチップパッケージでは、より小さな構造が必要であり、機能密度が向上し、製造上の挑戦が生じている。

解決手段 Redistribution構造上にInterposerチップとチップを重ねて配置し、Solder bumpを使用して接続することで、高密度化と機能性の向上を達成する。

新規性従来は単一のチップのみを配置。本発明ではInterposerチップと複数のチップを配置することで、より高度な機能を実現している。

クレーム範囲 Redistribution構造上にInterposerチップと複数のチップを接続し、これらを一体化したパッケージ構造を形成する。

US20260052992A1 ★★★ 全文

Hybrid bonding using stress-relief dummy pads and methods of forming and using the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-02-19 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体ダイを金属間接合して構成する方法

課題ダイ間の接合部での応力がガップフィル材料に亀裂を引き起こし、信頼性に悪影響を及ぼす。

解決手段被覆化合物とダイ上にダミーパッドと接合パッドを形成し、これらのパッドを利用して金属間接合を行うことで応力を緩和する。

新規性従来は直接接触して接合パッドを作成。本発明ではダミーパッドを作成することで接合部の応力を軽減する。

クレーム範囲半導体ダイを金属間接合するために、被覆化合物とダイ上に形成されたダミーパッドと接合パッドを使用し、これらのパッドが直接接触して接合を行う方法。

重要度の理由stress-relief dummy pads, metal-to-metal bonding

US20260041005A1 ★★★ 全文

Hybrid bonding techniques for stacked semiconductor systems

MICRON TECHNOLOGY INC 2026-02-05 Interposer/Pkg

主担当: Bonding Bonding成膜

何の発明かメモリダイとロジックダイをハイブリッド接合してスタック化した半導体装置

課題高帯域幅メモリアクセスが必要なシステムで、メモリダイとロジックダイを効率的にスタック化する方法。

解決手段異なる材料タイプの融合によるハイブリッド接合技術を使用して、メモリダイとロジックダイをスタック化し、アクセス操作を実現。

新規性従来は単一の接合材を使用していたが、本発明では異なる材料タイプの融合によるハイブリッド接合を使用することで、より効率的なスタック化が可能となった。

クレーム範囲[原文] 1. A semiconductor device, comprising: a stack of memory array dies, wherein each memory array die of the stack is bonded with at least one other memory array die in the stack; a plurality of dielectric material portions, each of the plurality of dielectric material portions extending along a direct

重要度の理由ハイブリッド接合, スタック化, チップレット, HBM

US20260010501A1 ★★★ 全文

Chiplet Hub with Private Memory Space Formed from Multiple Memories

DREAMBIG SEMICONDUCTOR INC 2026-01-08 Other

主担当: 熱処理熱処理

何の発明かチップレットハブとプライベートメモリ空間の構造

課題GPUのような大型SoCでの製造不良率の問題と、異なるプロセスで作られるチップletによる複雑な設計開発

解決手段チップレットハブを使用し、異なる種類のメモリ（埋め込みメモリ、ダイ間接続メモリ、HBM）を統合してプライベートメモリ空間を作り出す。

新規性従来は複数のチップletで構成されるシステムが必要だったが、本発明ではチップレットハブと異なる種類のメモリを組み合わせることで単一のチップletで実現。

クレーム範囲チップレットハブは複数のダイ間接続メモリやHBM、埋め込みコンピューティングユニットなどの異なる種類のメモリとチップletを統合し、プライベートメモリ空間を作り出す。

重要度の理由チップレット, HBM

US20240429173A1 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2024-12-26 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かマルチチップパッケージにおけるダイ間接続構造の提供方法

課題多機能性とコスト削減を実現するため、ダイ間の高密度接続が必要だが、有機基板での微細な互結形成が難しい。

解決手段Si橋を使用し、ダイ間の微細互結を形成。有機基板内や基板とダイ層間に配置することでコスト効率良く実現。

新規性従来は大型のSiインタポーザーとTSVが必要だったが、本発明では小型のSi橋を使用し、互結密度を大幅に向上。

クレーム範囲[原文] 1. A multi-chip package comprising: a substrate; a first die attached to the substrate; a second die attached to the substrate; and a bridge between the substrate and the first die and between the substrate and the second die, the bridge attached to the first die and to the second die, wherein the b

重要度の理由多機能性とコスト削減

US20260033394A1 ★★★ 全文

High bandwidth memory stack with side edge interconnection and 3d ic structure with the same

ND HI TECH LAB INC 2026-01-29 Interposer/Pkg

主担当: 設計設計

何の発明かIC構造の提案

課題従来の2.5D/3D ICでは、垂直方向の堆積と介電体間の接続が制約となり、性能や効率が限られている。

解決手段複数の半導体ダイを水平に配置し、側面から接続することで、より高い帯域幅と効率的な冷却を実現。

新規性従来は垂直方向の堆積とTSVを使用していたが、本発明では水平方向の堆積と側面からの接続により、ダイ間の接続密度と冷却効率を向上。

クレーム範囲[原文] 1. An IC structure comprising: a plurality of memory stacks arranged in two-dimensional format and horizontally spaced apart from each other, each memory stack comprising: a plurality of semiconductor dies stacked together, wherein each semiconductor die comprises a top surface, a bottom surface opp

US20250364424A1 ★★★ 全文

Interposer

MICROSOFT TECHNOLOGY LICENSING LLC 2025-11-27 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かインタポーザの構造と配線方法

課題高帯域幅リンクを実現するための個別制御が必要な配列デバイス間の接続

解決手段差動信号またはシングルエンド信号と地線のペアを使用し、低クロストークと低インピーダンスを達成。

新規性従来は個別制御が必要な配列デバイス間の直接接続。本発明ではインタポーザを使用して個別制御を実現。

クレーム範囲[原文] 1. An interposer comprising: a first pair of connections, wherein a first connection of the first pair of connections is positioned above a second connection of the first pair of connections; a second pair of connections, wherein a first connection of the second pair of connections is positioned abo

重要度の理由インターポーザー, high-speed arrayed devices, differential signal traces

US20210098340A1 ★★★ 全文

Semiconductor chip suitable for 2.5d and 3d packaging integration and methods of forming the same

QORVO US INC 2021-04-01 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かSiC基板上の突起と金属層を用いた3D/2.5Dパッケージ向けチップ

課題MMICチップの微細化による金属柱突起の設計・均一性問題

解決手段SiCやSiなどの同一材料で形成された基板上の等高突起と、その内側に通過する穴を有し、背面から覆う金属層により、チップ構造を簡略化。

新規性従来は異なるプロセスで形成される多種の材料を使用。本発明では同一材料で形成された基板と突起を使用し、設計・均一性を改善。

クレーム範囲SiCやSiなどの同一材料で形成された基板上の等高突起と、その内側に通過する穴を有し、背面から覆う金属層により構成される3D/2.5Dパッケージ向けチップ。

重要度の理由metal pillar bumps, 基板 base, protrusions

US20240006401A1 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on-package structures

INTEL CORP 2024-01-04 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型底面パッケージとパッケージオンパッケージ構造の製造

解決手段オフセットインターポーザを用いて、ロジックデバイスとメモリデバイス間の接合チャレンジをパッケージングプロセスで分離する。

新規性従来は直接的な接合を使用。本発明ではオフセットインターポーザを介した間接的な接合を使用。

クレーム範囲[原文] 1. A package, comprising: an interconnect structure, the interconnect structure having a top side and a bottom side and having an interconnect structure lateral width; a first plurality of bumps coupled to the bottom side of the interconnect structure; an electronic device having an active surface c

重要度の理由オフセットインターポーザ, インタコン接続構造, 電子デバイス

US20250210612A1 ★★★ 全文

2.5d package and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2025-06-26 Interposer/Pkg

主担当: CMP CMP

何の発明か2.5Dパッケージとその製造方法

課題MIPとパッケージ基板間の温度膨張係数による歪み差により、良好な接合が困難。

解決手段下充填材を使用し、チップ周りに凹部を作り、上部と下部の壁を露出することで歪み差に対応。

新規性従来は単純な接合。本発明では特定の構造（凹部）を用いて歪み差を補正。

クレーム範囲[原文] 1. A 2.5D package comprising: an interposer; semiconductor chips on the interposer; an underfill member that is between the interposer and each of the semiconductor chips and between the interposer and an uppermost surface of one or more semiconductor chips of the semiconductor chips; and a mold on

重要度の理由MIPとパッケージ基板の温度膨張係数による歪み差、凹部の形成

US20210159180A1 ★★★ 全文

High density interconnection using fanout interposer chiplet

APPLE INC 2021-05-27 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを使用した高密度互結パッケージ

課題モバイルデバイス向けに小型化と高性能化が求められる中、ダイの入出力密度と集積度が増大している。

解決手段インポーザー・チップレットを内蔵し、ダイ間の精密な配線を提供する構造。RDL上にダイを配置し、コンダクティブ・ピラーとインポーザー・チップレットを使用してダイ間の接続を行う。

新規性従来はダイを直接接続するか、または複数のダイを積層して接続していたが、本発明ではインポーザー・チップレットとコンダクティブ・ピラーを使用してダイ間の精密な配線を行う。

クレーム範囲インポーザー・チップレットとコンダクティブ・ピラーを内蔵したエプソシュレイション層、RDL上に配置された複数のダイ、そしてこれらの構成要素間の電気的な接続方法。

重要度の理由インポーザー・チップレット, コンダクティブ・ピラー, RDL

US20250266316A1 ★★★ 全文

Heat spreader with pins for the thermal management improvement of chiplets

IBM 2025-08-21 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットの熱管理改善のためにピンを用いたヒートスプレッダー構造

課題電子半導体ICで発生する熱を効果的に除去する方法が不足していた。

解決手段チップレットに近接してヒートスプレッダーとラミネート間を結ぶピンを使用し、熱を分散させる。

新規性従来は片面から熱を除去する。本発明では複数のピンを通じて Chipslet 全体からの熱を効率的に除去する。

クレーム範囲[原文] 1. A structure comprising: at least one chiplet; a heat spreader located over the at least one chiplet; a laminate located under the at least one chiplet; and at least one pin extending between the heat spreader and the laminate and located near the at least one chiplet, wherein the at least one pin

重要度の理由熱管理、チップレット、ヒートスプレッダー

US20260090388A1 ★★★ 全文

Interposer substrate and semiconductor package including interposer substrate

SAMSUNG ELECTRONICS CO LTD 2026-03-26 Other

主担当: 設計設計

何の発明か半導体パッケージにおける抑制板付きインターポーザー

課題インターポーザーに樹脂層を含む場合、翹曲を抑えることが難しくなる。

解決手段インターポーザーには高剛性の抑制板と樹脂層を使用し、翹曲を抑制する。

新規性従来は単純な樹脂構造。本発明では抑制板を設け、その剛性が高い。

クレーム範囲[原文] 1. A semiconductor package comprising: an interposer substrate between a mounting substrate and a semiconductor device, the interposer substrate comprising: a plurality of conductors electrically connecting the mounting substrate to the semiconductor device; a warpage-suppressing member electrically

US20250357356A1 ★★★ 全文

Interposer, semiconductor package, and methods for manufacturing same

TOPPAN HOLDINGS INC 2025-11-20 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーとその製造方法

課題インタポーザーに高密度接点形成、異なるCTE対応、チップスタック構築の容易性が必要。

解決手段複数の外層構造と内層構造を積層し、外部接続用開口部と接点を形成することで高密度接点と異なるCTE対応を達成。

新規性従来は単一の外層構造のみ。本発明では内層構造も含む複数の外層構造を使用し、外部接続用開口部と接点を形成。

クレーム範囲インタポーザーには内層構造と複数の外層構造が積層され、各外層構造には外部接続用開口部と接点が形成されている。

重要度の理由インタポーザー、内層構造、外層構造

US20260018579A1 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on- package structures

INTEL CORP 2026-01-15 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型底面パッケージと大規模ダイパッケージオンパッケージ構造の製造方法

解決手段オフセットインターポーザを用いて、ロジックデバイスとメモリデバイス間の接合問題をパッケージングプロセスで分離する。

新規性従来は単一の基板上に複数のダイを配置していたが、本発明ではオフセットインターポーザを使用して、異なる種類のダイ間の接合問題を解決している。

クレーム範囲[原文] 1. A package comprising: a first substrate; an interconnect structure having a first side coupled to the first substrate and a second side over the first side, the interconnect structure having a first width; an interposer having a first side, a second side, an inner edge, and an outer edge, wherein

US20220373734A1 ★★★ 全文

Integrated circuit package interposers with photonic & electrical routing

INTEL CORP 2022-11-24 Interposer/Pkg

主担当: Metal Metal

何の発明か光子と電気 routings を有するマイクロ電子デバイスパッケージインターポーザー

課題ICチップとの接続やダイ間通信における信号損失の増大、および複数のダイを含むパッケージルーティング構造の複雑化。

解決手段Si製の光学波導線を第一面に配置し、ICチップと接続する。また、電気的メタリゼーション層は第一レベル接続と第二レベル接続のためにそれぞれ異なる面に形成される。

新規性従来は金属コンダクターを使用していたが、本発明ではSi製の光学波導線を用いることで信号損失を軽減し、複数ダイ間の通信ルーティングを簡素化する。

クレーム範囲インターポーザーは第一面と第二面上にそれぞれ電気的メタリゼーション層と光学波導線を持つ。前者はICチップとの接続、後者はホストコンポーネントとの接続のために使用される。

US20240063135A1 ★★★ 全文

Flexible interposer for semiconductor dies

MICRON TECHNOLOGY INC 2024-02-22 Interposer/Pkg

主担当: 設計設計

何の発明か柔軟なインターポーザを使用した積層ダイの構築

課題従来の積層ダイ間の垂直分離が大きいため、ワイヤーボンディングによる損傷やショートリスクがある。

解決手段柔軟なインターポーザを介してダイ間の分離を減らし、ワイヤーボンディングと接触による損傷を防ぐ。

新規性従来は厚いスパッタを使用して垂直分離を確保していたが、本発明では柔軟なインターポーザにより薄い分離を実現。

クレーム範囲[原文] 1. A semiconductor device assembly, comprising: a first semiconductor die; a second semiconductor die in a stacked arrangement with the first semiconductor die; and a flexible interposer disposed between the first semiconductor die and the second semiconductor die, comprising: a first flexible layer

重要度の理由スパッタ/ワイヤーボンディング

US20230197517A1 ★★★ 全文

Semiconductor chip suitable for 2.5d and 3d packaging integration and methods of forming the same

QORVO US INC 2023-06-22 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か Semiconductor chip for 2.5D and 3D packaging

課題金属支柱凸点的设计和制造面临挑战，尤其是对于MMIC芯片。

解決手段采用硅 carbide (SiC)、diamond、silicon (Si) 或 gallium arsenide (GaAs) 的基板，并在其背面形成具有相同高度的凸点。通过在凸点和基板中设置通孔并使用金属层覆盖，实现芯片间的电气连接。

新規性传统的金属支柱凸点制造困难且成本高，本发明采用硅基板并在其上形成具有相同材料的凸点，简化了制造过程。

クレーム範囲[原文] 1. An apparatus comprising: a first semiconductor chip having a first substrate, a first metal layer, and a plurality of first component portions, wherein: the first substrate includes a first substrate base and a plurality of first protrusions at a backside of the first substrate, wherein each of t

重要度の理由背景技術で指摘された課題と、解決手段が明確に示されている。

US20240387393A1 ★★★ 全文

Method for Forming a Semiconductor Device Having TSV Formed Through a Silicon Interposer and a Second Silicon Substrate with Cavity Covering a Second Die

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-11-21 Interposer/Pkg

主担当: Litho Litho

何の発明かSi_interposerと2つのダイを積層する方法

課題従来の2次元積層では密度限界があり、さらに複雑な設計が必要となる。

解決手段Si_interposer上に第一ダイを配置し、その下に第二ダイを配置。TSVを通じて電気的に接続する。

新規性従来は片面からTSV形成。本発明では背面も利用して更なる積層構造を実現。

クレーム範囲[原文] 1. (canceled)

重要度の理由through-基板 via, die stacking

US20260005128A1 ★★★ 全文

Modularized construct for complex chiplet integration package

ADVANCED MICRO DEVICES INC 2026-01-01 Interposer/Pkg

主担当: Bonding BondingLitho

何の発明か複雑なチップレット統合パッケージの構築方法

課題多チップ統合パッケージが大きくなると、ICチップダイの接合部位での故障リスクが高まり、特に機械学習アプリケーションでは5,000 mm²を超える面積になる可能性がある。

解決手段最小リディストローレイヤー（RDL）を使用し、ブリッジダイとサブモジュールを接合して統合する方法。さらにICダイも接合することで、複数のチップレットを効率的に統合できる。

新規性従来は単一のダイで構成されるパッケージを使用していたが、本発明ではRDLとブリッジダイ、サブモジュールを使用することで複数のチップレットを効率的に統合できる。

クレーム範囲[原文] 1. A multi-die integration package, comprising: an elevated fan-out bridge structure, comprising: a minimal redistributed layer (RDL) including conductive metal patterns with a plurality of metal contacts thereon, at least one bridge die attached and electrically coupled to the plurality of metal co

US20220319973A1 ★★★ 全文

Semiconductor package including an interposer and method of fabricating the same

SAMSUNG ELECTRONICS CO LTD 2022-10-06 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージの製造方法

解決手段下部基板にチップを配置し、その上にインターポーザーと下部モールディングメンバーを設置する。インターポーザーには垂直貫通孔があり、その間隙に下部モールディングメンバーとの間に接着材を注入することで接合する。

新規性従来はチップと基板の直接接合。本発明ではインターポーザーを使用し、垂直貫通孔を通じて接着材を注入することで接合する。

クレーム範囲[原文] 1. A method of fabricating a semiconductor package, the method comprising: mounting a plurality of lower semiconductor chips on a substrate; forming a lower molding member that covers a lateral surface of each of the plurality of lower semiconductor chips; mounting an interposer on each of the plura

重要度の理由半導体パッケージ、インターポーザー、モールディング

US20240030266A1 ★★★ 全文

Stacked semiconductor device including hybrid bonding structure

SK HYNIX INC 2024-01-25 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か堆積半導体装置におけるハイブリッド接合構造を使用した電源供給方法

課題異なる基板を重ねて製造される高集積化半導体装置において、上位基板と下位基板の間での安定な電源供給が困難である。

解決手段ハイブリッド接合構造を使用して、上位基板と下位基板を接合し、各基板上の回路に安定した電源を供給する。

新規性従来は単独の接合技術を使用していたが、本発明ではハイブリッド接合構造を用いて両基板間での電源供給を行う。

クレーム範囲上位基板と下位基板を重ねて接合し、各基板に設置されたハイブリッド接合構造を使用して安定した電源を供給する堆積半導体装置。

重要度の理由stacked semiconductor device, ハイブリッドボンディング構造, power supply

US20240128205A1 ★★★ 全文

Heterogeneous nested interposer package for ic chips

INTEL CORP 2024-04-18 Interposer/Pkg

主担当: 設計設計

何の発明かICチップを複数積層した電子パッケージ

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一の電子パッケージに統合するが、これにより大きなフォームファクターが生じ、一部の用途には適さない。

解決手段Si製インタポーザを使用し、ダイ間の接続を提供するビアと再配線層（RDL）を有する。異なる位置にある2つのダイをそれぞれ独立して接続し、 Mold 層で覆うことで、小型化と多チップ統合を実現。

新規性従来は単一のダイのみを接続するか、複数のダイを直接接続していたが、本発明ではインタポーザ経由での独立したダイ接続により、小型化と多チップ統合が可能となった。

クレーム範囲Si製インタポーザを使用し、その上に2つのダイを独立して接続し、Mold 層で覆うことで形成される電子パッケージの構造。

重要度の理由多チップ統合、小型化

US20240145368A1 ★★★ 全文

Electronic assembly with power module interposer and methods of forming thereof

INTEL CORP 2024-05-02 Interposer/Pkg

主担当: 設計設計

何の発明か電子アセンブリにおける電力モジュールインターポーザとその形成方法

課題高性能コンピューティングデバイス向けのパワーアクティビティ要件の増加に対処するため、パッケージサブストラートの層数を増やすなどの従来技術が、デバイスの寸法と性能にトレードオフを生じさせる。

解決手段インターポーザ内に電力モジュールを配置し、パワーデリバリネットワーク（PDN）を簡素化・ローカライズすることで、パワーアクティビティ要件に対応する。

新規性従来は増加した層数と接点によりデバイス寸法が拡大。本発明ではインターポーザ内に電力モジュールを配置することで、パワーデリバリネットワークを簡素化し、寸法と性能のトレードオフを軽減。

クレーム範囲電子アセンブリは、パッケージサブストラートの上部表面に接続されたインターポーザと、その中にある電力モジュールを特徴とする。インターポーザには通過型インターポーザビアと開口があり、電力モジュールには複数の接点が含まれる。

重要度の理由パワーアクティビティ要件、インターポーザ、電力モジュール

US20230148222A1 ★★★ 全文

Interposer structure and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2023-05-11 Interposer/Pkg

主担当: 設計設計

何の発明かインポーザ構造とそのを含む半導体パッケージ

課題半導体デバイスのストレージ容量を増加させつつ、薄型かつ軽量な半導体パッケージを提供すること。

解決手段インポーザ構造には垂直方向に延伸するインポーザthrough electrodeと redistribution patternが含まれており、これにより製造時間の短縮と構造的信頼性の向上が達成される。

新規性従来は独立した構造体を使用していたが、本発明では Redistribution 構造上に Conductive post を設けている。

クレーム範囲インポーザ構造にはインポーザsubstrate、垂直方向に延伸するインポーザthrough 電極、Redistribution patternとRedistribution insulating 層、そしてその上に配置されたConductive postが含まれる。また、半導体パッケージではこれらの要素と共にチップ接続ターミナルとMolding layerも含まれる。

US20230352386A1 ★★★ 全文

Interposer and semiconductor package including same

SAMSUNG ELECTRONICS CO LTD 2023-11-02 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子デバイスが小型化し、機能性が向上する中、高密度な半導体チップ集積が必要となり、従来の印刷回路板を使用せずにインタポーザを介して半導体チップとパッケージ基板を接続することが求められている。

解決手段インタポーザにはベース層、 Redistribution構造、保護層、電極などが含まれており、これらの構造が半導体チップとの接続や信頼性向上に寄与している。また、インタポーザの外周部に凹痕を形成することで、保護層と基板表面の露出部分を確保し、信頼性をさらに高めている。

新規性従来は平坦な表面で接続していたが、本発明ではインタポーザの外周部に凹痕を形成し、保護層と基板表面の一部を露出させることにより、信頼性を向上させた。

クレーム範囲独立特許請求の範囲21は、パッケージ基板上に設置されたインタポーザとその上に設置された半導体チップを含む半導体パッケージの構造を保護しており、インタポーザにはベース層、 Redistribution構造、保護層、電極などが含まれている。

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20220238445A1 ★★★ 全文

Fully molded bridge interposer and method of making the same

DECA TECH USA INC 2022-07-28 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か橋接インターポーザとその製造方法

課題従来の半導体デバイスでは、高密度な電気部品を効率的に配置することが難しかった。

解決手段超高度密度の銅柱を使用し、橋接ダイに周囲に配した銅柱と高さが一致する銅ポストを用いることで、高い密度で電気部品を配置できるようにした。

新規性従来は低密度な電極を使用していた。本発明では超高度密度の銅柱と銅ポストを使用することで、高密度な電気接続が可能となった。

クレーム範囲橋接インターポーザには、超高度密度の銅柱を有する橋接ダイ、その周囲に配置された高さが一致する銅ポスト、そしてこれらの部品を覆う半導体パッケージング構造が含まれる。

重要度の理由橋接ダイ、超高度密度の銅柱、半導体パッケージング

US20230100375A1 ★★★ 全文

Repair and performance chiplet

INTEL CORP 2023-03-30 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを基板に接続する電子システム

課題プロセス変動による性能制限と、スペアチップの使用によるコスト増加と遅延増大

解決手段機能ブロックに近接してチップレットを配置し、故障時や性能低下時にその機能を代替する。

新規性従来はスペアチップを使用して故障部品の置き換えを行うが、本発明では基板上の選択回路によりチップレットを選択的に動作させることで、より柔軟な故障対応を可能にする。

クレーム範囲基板に接続された基板ダイと、その上に配置されたチップレットから成る電子システム。チップレットは特定の機能ブロックの代替品として動作する。

重要度の理由プロセス変動、スペアチップ、選択回路

US20220256705A1 ★★★ 全文

Electronic device including interposer

SAMSUNG ELECTRONICS CO LTD 2022-08-11 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスにおけるインターポーザの構造

課題異なる高さの電子部品に対応するためのスペースが無駄になる問題

解決手段多段または分割構造を持つインターポーザを使用し、電子部品間の干渉を防ぐ。

新規性従来は単一の平面的なインターポーザを使用。本発明では多段または分割構造を持つインターポーザを使用して、異なる高さの電子部品に対応する。

クレーム範囲[原文] 1. An electronic device comprising: a first circuit board including a first electronic component and a second electronic component disposed on a first side of the first circuit board; a second circuit board spaced apart from the first circuit board and having a second side facing the first side of t

重要度の理由多段または分割構造を持つインターポーザ

US20260068186A1 ★★★ 全文

High-bandwidth memory stack with side edge interconnection and liquid cooling structure

ND HI TECH LAB INC 2026-03-05 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か高帯域幅メモリスタックと側面接続および液体冷却構造に関する半導体パッケージ

課題AIチップの急速な成長に伴う熱管理問題。特に、GPUなどの大消費電力デバイスに対する効果的な冷却方法が必要。

解決手段メモリスタックは側面接続され、液体冷却構造はメモリスタックとプロセッサダイを直接冷却する。従来の2.5D IC構造とは異なる冷却面積を利用。

新規性従来は底面または上面が側壁よりも大きいように配置されたサイドエッジパッドを使用し、液体冷却面積を増加させた。これにより、効果的な熱管理が可能となった。

クレーム範囲メモリスタックとプロセッサダイの間に液体冷却構造を設け、メモリスタックとプロセッサダイを直接冷却する半導体パッケージ。サイドエッジパッドを利用し、冷却面積を増加させた。

重要度の理由液体冷却構造, 高帯域幅メモリスタック, サイドエッジパッド

US20240096808A1 ★★★ 全文

Semiconductor package, manufacturing method of semiconductor package, and interposer group

DAINIPPON PRINTING CO LTD 2024-03-21 Interposer/Pkg

主担当: 設計設計

何の発明か3次元パッケージングにおけるインタポーザー構造と製造方法

課題インタポーザーの大きさが増えるにつれて、歪みなどの変形が生じる問題。

解決手段複数のインタポーザーを配置し、 Semiconductor elements を重ねて配置することでパッケージング性能を向上させつつ、インタポーザーの変形を軽減する。

新規性従来は単一の大型インタポーザーを使用。本発明では複数の小型インタポーザーを使用し、それぞれに Semiconductor elements を配置することでパフォーマンスと形状安定性を両立させている。

クレーム範囲[原文] 1. A semiconductor package, comprising: a first interposer that includes a first face and a second face situated on an opposite side from the first face; a second interposer that includes a third face and a fourth face situated on an opposite side from the third face, and that is arrayed with the fi

重要度の理由インタポーザーの変形問題とその解決策

US20250132293A1 ★★★ 全文

Hybrid high bandwidth memory stack

IBM 2025-04-24 Interposer/Pkg

主担当: Bonding Bonding

何の発明かメモリデバイスの構造と製造方法を提供する。

課題従来のHBMでは、高帯域幅と低消費電力の両立が難しかった。

解決手段各メモリダイには2層以上のメモリデバイスを持つスタックを用いる。さらに、BEOL接続構造とバックサイド接続構造を追加することで、より効率的な製造と組み込みが可能となった。

新規性従来は単一のダイ上に複数層のメモリデバイスを積層。本発明では異なるダイ間でBEOL接続構造を直接結合することで、より効率的な製造工程が可能となった。

クレーム範囲記載された構造は、2以上の層を持つスタックメモリダイとその形成方法を保護する。

重要度の理由ハイブリッドボンディング, die stacking, HBM

US20250379129A1 ★★★ 全文

Conductive structure and interconnects for electrically connecting a substrate and an interposer

QUALCOMM INC 2025-12-11 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスにおける基板とインターポーザ間の電気的接続構造

解決手段基板とインターポーザ間に配置された導電構造が、一つ以上の壁で定義される一つ以上の開口部を持つ。この導電構造は、第一の端子群を介して基板と電気的に接続され、第二の端子群を介してインターポーザと接続される。さらに、これらの開口部内に配置された複数のインタコンが導電構造から電気的に隔離され、基板とインターポーザ間の電気的接続を行う。

新規性従来は基板とインターポーザ間に直接的な接続手段が必要だった。本発明では、導電構造とインタコンを使用して間接的な接続を可能にした。

クレーム範囲[原文] 1. A device comprising: a substrate; an interposer; a die disposed between the substrate and the interposer; a conductive structure disposed between the substrate and the interposer, the conductive structure comprising one or more walls defining one or more openings, the one or more walls electrical

US20250336830A1 ★★★ 全文

Die-to-die links using substrate and method of making

AVAGO TECH INT SALES PTE LID 2025-10-30 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスにおけるダイ間リンクの実装方法

課題従来は独立して製造され、後工程でパッケージングサブストラートに接続されるダイ間リンクにより、半導体装置の信頼性とスケーラビリティが制限されている。

解決手段本発明では、サブストラート内に統合されたダイ間リンクを使用し、ダイを直接接続することで、信頼性とスケーラビリティを向上させている。

新規性従来は独立して製造され、後工程でパッケージングサブストラートに接続される。本発明では、サブストラート内に統合されたダイ間リンクを使用し、ダイを直接接続する。

クレーム範囲半導体デバイスは、サブストラートが複数の第1層と2番目の層からなる構造で形成され、これらの第1層は2番目の層内に部分的に含まれており、第1層の長さは2番目の層よりも短い。さらに、このサブストラートにはダイが接続されており、少なくとも1つの第1層はこれら2つのダイを接続するコネクタを含む。

重要度の理由基板, die-to-die links, integrated

US20210366793A1 ★★★ 全文

Testing bonding pads for chiplet systems

MACRONIX INT CO LTD 2021-11-25 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムにおける接合ピンのテスト方法

課題チップレットシステムにおいて、小さな接合ピンがワイヤーレベルで測定できない問題。

解決手段異なるICデバイス間を電気的に接続する第1種接合ピンと、無電気的接続の第2種接合ピンを使用し、第1種接合ピンは第2種接合ピンに電気的に接続される。

新規性従来は小さな接合ピンが測定困難だった。本発明では、大きな第2種接合ピンを介して測定できるようにした。

クレーム範囲複数のICデバイス間で電気的に接続されたチップレットシステムにおいて、各ICデバイスには第1種接合ピンと第2種接合ピンがあり、第1種接合ピンは第2種接合ピンに電気的に接続される。

重要度の理由チップレットシステム、接合ピン、ワイヤーレベルテスト

US20220108957A1 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2022-04-07 Interposer/Pkg

主担当: Metal Metal

何の発明か埋め込みダイスサブstrate上のインタposerに配置されたマイクロ電子デバイス

課題従来のプロセスは、製造工程中での一貫性の欠如により、基板の出力損失や他の構造との統合の複雑さを引き起こす可能性がある。

解決手段単一の横向きルーティング層を持つダイスサブstrateと垂直接触（TSV）を使用し、より高い製造生産性を達成する。

新規性従来は複数の横向きルーティング層を使用していたが、本発明では単一の横向きルーティング層と垂直接触（TSV）を使用している。

クレーム範囲[原文] 1. A microelectronic device, comprising: an embedded die in a dielectric body, the embedded die having a first side and a second side opposite the first side; a first plurality of vertical contacts through the dielectric body, the first plurality of vertical contacts laterally adjacent to the first

重要度の理由埋め込みダイス、単一の横向きルーティング層、垂直接触（TSV）

US20240063200A1 ★★★ 全文

Hybrid bonding based integrated circuit device and method of manufacturing the same

ALIBABA GROUP HOLDING LTD 2024-02-22 Interposer/Pkg

主担当: Bonding Bonding

何の発明かHBICデバイスとその製造方法

課題電子機器に必要な大規模な計算能力とメモリ能力を提供するため、異なるダイスタック間で効率的な接続が必要。

解決手段異なるダイスタック間のワイヤーボンディングを使用して効率的にメモリダイを接続し、計算とメモリ能力を向上。

新規性従来は単一のダイスタックを使用。本発明では二重のダイスタック構造を採用し、ワイヤーボンディングにより効率的にメモリダイを接続。

クレーム範囲HBICデバイスにはまず1つのダイスタックが形成され、その上に2つ以上のメモリダイがワイヤーボンディングによって接続された2番目のダイスタックが積層される。

重要度の理由ハイブリッドボンディング, die stacking

US20220254723A1 ★★★ 全文

Interposers for microelectronic devices

MICRON TECHNOLOGY INC 2022-08-11 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体インタポーザの構造と製法

課題従来のインタポーザでは、高帯域通信能力や耐破損性を向上させることが難しかった。

解決手段非有機半導体コアと複数の Redistribution Layers (RDL) を用いたインタポーザ構造により、高帯域通信能力和耐破損性を向上させた。

新規性従来は単一の RDL 使用。本発明では多層 RDL を使用し、高帯域通信能力と耐破損性を同時に実現した。

クレーム範囲インタポーザには非有機半導体コアと複数の RDL が設けられ、各 RDL は特定の电路要素に接続されている。

US20230005904A1 ★★★ 全文

Stacked interposer structures, microelectronic device assemblies including same, and methods of fabrication, and related electronic systems

MICRON TECHNOLOGY INC 2023-01-05 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かSi基板上の多層配線とTSVを用いたメモリ積層構造

課題従来の互換基板は、高密度な信号伝送が必要なHBM設計に対応できず、またGPUやCPUとの接続も困難だった。

解決手段Si基板上の多層配線とTSVを用いて、GPUや高速メモリとの接続を実現し、高密度な信号伝送を可能にした。

新規性従来は単一のRDLを使用していたが、本発明では複数のRDLを使用することで、より高速かつ高容量の信号伝送を達成した。

クレーム範囲[原文] 1. A stacked interposer structure, comprising: a first interposer comprising: a first core comprising a semiconductor material; a first redistribution structure comprising multiple redistribution layers (RDLs) over a side of the first core, the first redistribution structure configured for operably

US20220093519A1 ★★★ 全文

Interposers and semiconductor packages including the same

SAMSUNG ELECTRONICS CO LTD 2022-03-24 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子機器が小型化・多機能化し、高容量化する中、高度に統合されたチップ間の接続が必要となった。

解決手段中央部と外周部を持つインタポーザを使用し、チップ間の接続を改善。さらに、インサルティングフィラーを介してパッケージ間の接続も可能にした。

新規性従来は直接接触せず、独立した接点を使用していたが、本発明ではインタポーザとインサルティングフィラーを用いて接続方法を改善した。

クレーム範囲[原文] 1. A semiconductor package, comprising: a first package substrate; a first semiconductor chip on the first package substrate; a first conductive connector on the first package substrate; and an interposer, the interposer including a central portion on the first semiconductor chip, and an outer porti

重要度の理由インタポーザ, semiconductor package

US20240379589A1 ★★★ 全文

Organic interposer including a dual-layer inductor structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-11-14 Interposer/Pkg

主担当: 設計設計

何の発明か有機インターポーザーとその形成方法

課題従来のインターポーザーは十分な力学的強度を持たず、半導体ダイとパッケージ基板を接合するプロセスに耐えられない。

解決手段双層金属構造を使用し、 redistribution interconnect structures を有機インターポーザー内に埋め込むことで、力学的強度を向上させた。

新規性従来は単一の金属線構造のみ。本発明では下部と上部の2層の金属線構造を使用し、より高い電磁誘導効果を得られる。

クレーム範囲有機インターポーザーには redistribution interconnect structures が埋め込まれており、双層金属構造が形成されている。この構造は下部と上部の金属線を含み、さらに接合レベルダイ電介層によって周囲に囲まれている。

US20240234403A1 ★★★ 全文

Stacked microelectronic packages including interposer structures and related methods, devices, and systems

MICRON TECHNOLOGY INC 2024-07-11 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か微電子デバイスパッケージの構築方法

課題従来の微電子デバイスは小型化され、より多くの機能を実現するためには垂直積層が必要だが、信頼性や信号速度が低下する可能性がある。

解決手段インタポーザを使用して微電子デバイスと積層された半導体ダイ間の電気的接続を行い、信頼性と信号速度を向上させつつ小型化を実現。

新規性従来は直接接続やワイヤーボンディングのみで接続されていたが、本発明ではインタポーザを使用して垂直積層された半導体ダイ間の電気的接続を行う。

クレーム範囲微電子デバイスと基板を接合し、その間にインタポーザを配置し、さらに積層された半導体ダイを配置する。インタポーザは微電子デバイスと積層ダイ間の電気的接続を行う。

重要度の理由stacked semiconductor dies, インターポーザー, wire bonds

US20250316666A1 ★★★ 全文

Hybrid-bonded interposer for high-density interface connections in semconductor devices

MARVELL ASIA PTE LTD 2025-10-09 Interposer/Pkg

主担当: Bonding Bonding

何の発明かハイブリッド接合インターポーザを使用したチップ間インタフェース接続の増加

課題MCM内のダイ間電気的インタフェースが帯域幅、遅延などの性能を制限する。

解決手段ハイブリッド接合されたインターポーザとフリップフロップを使用して、ダイ間のデータ転送パスを増加させる。

新規性従来は単一の接合方法でダイ間インタフェースを接続。本発明ではハイブリッド接合を使用し、より多くのデータパスを提供する。

クレーム範囲インターポーザとチップとの間のハイブリッド接合によるダイ間のデータ転送パスを増加させる半導体パッケージ。

US20240162157A1 ★★★ 全文

Bumpless hybrid organic glass interposer

INTEL CORP 2024-05-16 Interposer/Pkg

主担当: Dryエッチ DryエッチMetal熱処理Litho

何の発明か有機ガラス基板とガラス層を用いたハイブリッドインタポーザ

課題微細なダイ間接続が必要なダイ分割パッケージングにおける技術的問題。特に、高密度パターン化（HDP）による精密なダイ間接続の実現が難しい。

解決手段有機基板とガラス層を組み合わせたハイブリッドインタポーザを使用し、ガラス層にTGVを設け、HDPパターン化された Routing 材料を配置することで精密なダイ間接続を実現。

新規性従来は有機基板のみで高密度パターン化を行ったが、本発明ではガラス層を使用し、より精密なダイ間接続を実現。また、TGVを通じた電気的接続も可能にした。

クレーム範囲ガラス層と有機基板を組み合わせたハイブリッドインタポーザの構造。ガラス層にはTGVがあり、Routing 材料がHDPパターン化されており、有機基板との電気的接続も可能。

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用。

US20220399249A1 ★★★ 全文

Liquid cooled interposer for integrated circuit stack

INTEL CORP 2022-12-15 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か冷却用インタポーザーと積層チップ

課題電子製品向けの高速化、小型化、薄型化を図るため、複数のICチップ間の高密度接続が必要だが、熱管理が難しくなる。

解決手段インタポーザーに微細流体チャネルを設け、冷却液を循環させて熱を効率的に取り除き、ICチップ間の高密度接続を実現する。

新規性従来は単純な基板上に橋接構造を配置。本発明ではインタポーザーと微細流体チャネルを使用して、より効率的な熱管理と高密度接続を達成する。

クレーム範囲インタポーザーとその両面に設置されたICチップ、そしてインタポーザー内を通る微細流体チャネルが保護対象。これらの構造は熱管理と高密度接続を可能にする。

重要度の理由背景技術、発明の概要、独立クレームに登場する語句を使用。

US20250194114A1 ★★★ 全文

High bandwidth memory stack with side edge interconnection and 3d ic structure with the same

ND HI TECH LAB INC 2025-06-12 Interposer/Pkg

主担当: 設計設計

何の発明かIC構造の提案

課題従来の2.5D/3D ICでは、垂直積層による高性能化と制御回路との接続が課題となっていた。

解決手段横方向に分離された複数の半導体ダイを配置し、その側面にエッジパッドを設け、制御回路と電気的に接続することで、垂直積層による高性能化と制御回路との接続性を改善した。

新規性従来はTSVやインターポーザを使用していたが、本発明ではこれらの要素を省略し、ダイ間の熱伝導率を向上させる構造を提案している。

クレーム範囲[原文] 1. An IC structure comprising: a memory stack comprising: a plurality of semiconductor dies horizontally separate with each other, wherein each semiconductor die comprises a top surface, a bottom surface opposite to the top surface, and four sidewalls with a first sidewall, a second sidewall, a thir

US20260005211A1 ★★★ 全文

Signal and/or power routing using at least one interconnection interposer in a die stack with at least one passive pass-through die

ATI TECHNOLOGIES ULC 2026-01-01 Interposer/Pkg

主担当: Bonding Bonding

何の発明か信号や電源を複数のダイに配るための構造

課題トポマウントダイから基板へのシグナル伝送に必要なコストと設計上の制約

解決手段インタコンネクトインターポーザとパススルーダイを使用して信号を配線し、アクティブベースダイの周りを迂回する方法

新規性従来は基板への直接接続が必要だったが、本発明ではインタコンネクトインターポーザとパススルーダイを通じて迂回接続が可能となった。

クレーム範囲[原文] 1. An integrated circuit (IC) die stack, comprising: at least one active base die on a first layer of the IC die stack; a first at least one pass-through die on the first layer of the IC die stack; a first interconnection interposer on a second layer of the IC die stack; a first at least one die on

重要度の理由costly resources, signal routing

US20250300088A1 ★★★ 全文

Integrated circuit packages including interposers having a glass layer and embedded dies

INTEL CORP 2025-09-25 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明かガラス層と埋め込みダイを有する積層型半導体パッケージ

課題従来の単一ダイでの製造は、機能性やコスト面で制限があり、多チップパッケージでは微細なダイ間接続が必要だが実現が難しい。

解決手段ガラス層と埋め込みダイを用いた高密度インタコンネクトにより、微細なダイ間接続を実現し、小型化とI/O密度の向上を達成。

新規性従来は単一ダイを使用していたが、本発明ではガラス層と埋め込みダイを用いた積層型構造を提案。これにより微細なインタコンネクトを実現。

クレーム範囲ガラス層と埋め込みダイを含む複数の積層構造を保護しており、特定のダイ間で高密度インタコンネクトを実現する。

重要度の理由ガラス層, TSV, die_stacking

US20260018529A1 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2026-01-15 Interposer/Pkg

主担当: Metal Metal

何の発明か埋め込みダイスサブstrate上のインタposerに配置されたマイクロ電子デバイス

課題従来のプロセスは製造工程中で一貫性がなく、製品出力や他の構造との統合に問題を引き起こす。

解決手段単一の横向きルーティング層を持つダイスサブstrateと垂直接触（TSV）を使用し、より高い製造効率を達成する。

新規性従来は複数の横向きルーティング層を使用していたが、本発明では単一の横向きルーティング層と垂直接触（TSV）を使用している。

クレーム範囲ダイスサブstrateには埋め込みダイスと垂直接触（TSV）、さらにその下部に複数の横向きルーティング層が含まれるパッケージ構造を保護する。

重要度の理由従来のプロセス、垂直接触（TSV）、単一の横向きルーティング層

US20250112209A1 ★★★ 全文

Semiconductor packages with chiplets coupled to a memory device

INTEL CORP 2025-04-03 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットとメモリデバイスを接続する半導体パッケージ

課題従来は1つのアクティブダイが1つまたは複数のメモリダイに接続されるが、サイズが一致しないため効率が低かった。

解決手段チップレットとメモリデバイスを異なるチャネルで接続することで、より柔軟な設計が可能となった。

新規性従来はアクティブダイのサイズとメモリダイのI/O幅が1対1で一致していた。本発明ではチップレットが複数のチャネルに接続できるため、より効率的な設計が可能になった。

クレーム範囲[原文] 1. (canceled)

重要度の理由半導体パッケージ, チップレット, memory_device

US20240304556A1 ★★★ 全文

Chiplet-fine-interconnection-package structure and method of manufacturing the same

INST OF SEMICONDUCTORS GUANGDONG ACADEMY OF SCIENCES 2024-09-12 Interposer/Pkg

主担当: 設計設計

何の発明かチップレット間の微細互結構造とその製造方法を提供する。

課題高帯域幅と高性能化が求められる5GやIoT、AIなどの高度なアプリケーション向けに、より高い集積度と密度のチップ間接続が必要である。

解決手段チップレット間で微細互結を実現するため、チップ表面にピン配列を設け、半導体橋構造を使用してチップ間を電気的に接続し、プラスチックパッケージ層と組み上げ層を形成することで小型化と集積度の向上を達成する。

新規性従来は直接接合やワイヤーレス接合を使用していたが、本発明では微細互結構造と半導体橋を使用してチップ間接続を実現し、コストと性能のバランスを改善している。

クレーム範囲少なくとも2つのチップを基板の1面に配置し、テンポラリーボンディング層を設け、微ビアを使用したプラスチックパッケージ層の形成により小型化と集積度の向上を実現する方法。

US20240413137A1 ★★★ 全文

Integrated circuit (ic) package employing a metal block with metal interconnects thermally coupling a die to an interposer substrate for dissipating thermal energy of the die, and related fabrication methods

QUALCOMM INC 2024-12-12 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かICパッケージとその製造方法を提供する。

課題従来のICパッケージでは、ダイからの熱放散が不十分であり、パフォーマンス低下や信頼性問題につながる可能性がある。

解決手段金属ブロックと金属インタコンを用いたダイへの熱伝導により、ダイからの熱放散を改善し、パッケージの性能と信頼性を向上させる。

新規性従来はダイから直接パッケージサブストラートに熱放散する方法が多かった。本発明では、金属ブロックとインタコンを使用してダイからの熱を効率的に放散する。

クレーム範囲ICパッケージには、金属ブロックと金属インタコンを含むインタポーザサブストラートが設けられ、ダイはこのインタポーザサブストラートに接続される。

重要度の理由金属ブロックと金属インタコンの使用

US20250125234A1 ★★★ 全文

Interposer connection structures based on wire bonding

QUALCOMM INC 2025-04-17 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージの構造と製造方法を提案

課題電子機器における高度なパッケージング技術が必要であり、より小型で複雑なデバイスを実現する必要がある。

解決手段基板上に配置されたインタポーザ接続構造とインタポーザ構造を使用してICパッケージを製造し、インタポーザ接続構造は基板とインタポーザ間の電気的接続を行う。

新規性従来は単純なワイヤーボンディングを使用していたが、本発明ではインタポーザ接続構造を用いてより精密な接続を実現している。

クレーム範囲[原文] 1. An integrated circuit (IC) package, comprising: a base structure; an IC component disposed on the base structure; a plurality of interposer connection structures disposed on the base structure; and an interposer structure disposed over the IC component and the plurality of interposer connection s

重要度の理由ICパッケージ, インタポーザ接続構造, ワイヤーボンディング

US20260068768A1 ★★★ 全文

Sensor data fusion chiplet architecture

HARMAN BECKER AUTOMOTIVE SYSTEMS GMBH 2026-03-05 Interposer/Pkg

主担当: 設計設計

何の発明かデータフュージョン向けチップレットアーキテクチャ

課題複雑なチップのサイズが大きくなり、脆弱性が増加し、製造不良率も高まっている。

解決手段複数の操作を専門的なチップレットに分割することで、各チップレットは特定のタスクに完全に集中できる。

新規性従来は単一の大規模なチップを使用していたが、本発明では複数のチップレットを組み合わせることで、大規模な不良率の問題を解決している。

クレーム範囲[原文] 1. An electronic circuit package for data fusion comprising: a substrate; an interposer disposed on the substrate; one or more first chiplets disposed on the interposer, the one or more first chiplets operable to carry out a first operation, wherein the first operation includes receiving data; one o

重要度の理由BACKGROUND, SUMMARY, 独立クレーム

US20210375830A1 ★★★ 全文

Composite ic chips including a chiplet embedded within metallization layers of a host ic chip

INTEL CORP 2021-12-02 Interposer/Pkg

主担当: Bonding BondingMetal熱処理

何の発明かチップレットをメタル化層内に埋め込んだ複合ICチップ

課題単一チップでの製造には制限があり、パッケージングでは遅延とエネルギー効率が低い。

解決手段異なるデバイスレイヤーをメタル化層内に埋め込み、異なるチップ間の接続を改善。

新規性従来は単一チップでの製造。本発明では複数のチップレットをメタル化層内に配置し、互いに接続する。

クレーム範囲[原文] 1. An integrated circuit (IC) device structure, comprising: a first IC chip comprising a first device layer and a first metallization layer interconnected to transistors of the first device layer; a second IC chip over a first region of the first IC chip, the second IC chip comprising a second devic

US20220077100A1 ★★★ 全文

Hybrid bonding structures and semiconductor devices including the same

SAMSUNG ELECTRONICS CO LTD 2022-03-10 Interposer/Pkg

主担当: Bonding Bonding

何の発明か低温度での接合構造とそのを含む半導体装置

解決手段イン、 Zinc、 SnBiAg合金、 SnBi合金からなる溶接粒子、フロックス、セラミック粒子を含む溶接パーストを使用し、溶接ボールと溶接パーストの境界領域のモーメンスイッチ性を42.0 GPa〜45.0 GPaの範囲に保つ。

新規性従来は低温度での接合が困難だった。本発明では、特定の溶接粒子とセラミック粒子を使用し、低い温度でも安定した接合を実現。

クレーム範囲[原文] 1. A hybrid bonding structure, comprising: a solder ball; and a solder paste bonded to the solder ball, wherein the solder paste includes solder particles, the solder particles including at least one of In, Zn, SnBiAg alloy, or SnBi alloy, a flux, and ceramic particles, and wherein a boundary area b

重要度の理由低温度接合、溶接パースト、セラミック粒子

US20250054910A1 ★★★ 全文

Systems and methods for three-dimensionally stacking systems on chip with face-to-face hybrid bonding

META PLATFORMS TECH LLC 2025-02-13 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3次元積層SoCの構築方法

課題AR/VR装置向けの低消費電力かつ高性能なSoCを実現するための技術的課題。

解決手段面対面ハイブリッド接合を使用した2つのダイの3次元積層により、高密度な3次元インタコンを実現し、計算能力とメモリ容量を拡張。

新規性従来は単純な2D積層。本発明では3D積層とハイブリッド接合を使用して、より高度な機能を実装可能にした。

クレーム範囲[原文] 1. A semiconductor device comprising: a first die including a driver gate configured to drive a first via ladder coupled to a first top metal layer; and a second die including a load gate coupled to a second via ladder coupled to a second top metal layer, wherein the first die and the second die are

重要度の理由face-to-face ハイブリッドボンディング, 3D stacking

US20220302053A1 ★★★ 全文

Interposer, method for fabricating the same, and semiconductor package having the same

SAMSUNG ELECTRONICS CO LTD 2022-09-22 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーとその製造方法および搭載した半導体パッケージ

課題電子機器の小型化、多機能化、高性能化に伴うメモリ帯域幅の向上が必要。

解決手段基板上の配線構造とインタポーザー保護層の間にある穴にインタポーザーパッドを設け、その一部が保護層内に埋まり、残りは露出することで、接合突起の数と密度を増加させ、メモリ帯域幅を向上。

新規性従来は平坦なインタポーザー保護層を使用。本発明では、保護層に穴を開け、その内側にパッドを設けることで、接合突起の配置密度を高める。

クレーム範囲基板とインタポーザーパッド間で配線構造を電気的に接続するためのインタポーザー。保護層内に穴を開け、その一部がパッドとして機能し、残りは露出することで、接合突起の数と密度を増加させる。

US20240079352A1 ★★★ 全文

Integrated circuit (ic) packages employing capacitor interposer substrate with aligned external interconnects, and related fabrication methods

QUALCOMM INC 2024-03-07 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かICパッケージとその製造方法

課題高性能コンピュータチップ向けの効果的な電源分布ネットワーク（PDN）を実現する。

解決手段コンデンサインターポーザー基板を使用し、die と package 基板の間で嵌入されたコンデンサに直接接続することで、IR ドロップを減らし、PDNノイズを軽減。

新規性従来は外部接続のみを使用。本発明ではコンデンサインターポーザー基板を使用して、die と package 基板の間で嵌入されたコンデンサに直接接続する。

クレーム範囲コンデンサインターポーザー基板内に嵌入されたコンデンサを介して die と package 基板の間で電気的に接続すること。さらに、この基板は package 基板と die の間に配置され、IR ドロップを減らし PDNノイズを軽減する。

US20260056902A1 ★★★ 全文

Electronic device having a plurality of chiplets

REBELLIONS INC 2026-02-26 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを用いた電子デバイス

解決手段複数のチップレット間の遅延測定を行うため、各チップレットに管理モジュールとインタコンモジュールを設け、遅延測定用のリクエストトランザクションとレスポンストランザクションを交換する。

新規性従来は単一チップでの遅延測定が主流だった。本発明では複数のチップレット間で遅延を測定できるようにした。

クレーム範囲第一チップレットと第二チップレットの間に存在する遅延を測定するために、各チップレットに管理モジュールとインタコンモジュールを設け、リクエストトランザクションとレスポンストランザクションを交換すること。

重要度の理由チップレット, management module, interconnect module, request transaction, response transaction

US20250336860A1 ★★★ 全文

Hybrid-bonding stack including a processor die and multi-cache-level memory dies and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-10-30 Interposer/Pkg

主担当: Bonding Bonding

何の発明かプロセッサダイとメモリダイを金属間接合して積層し、その組み合わせをインターポーザに接合する方法

課題半導体業界では、プロセッサに対して幅広い信号帯域と短縮された信号遅延のための多レベルキャッシュメモリが必要な状況が増加している。

解決手段金属間接合プロセスを使用してプロセッサダイと複数のメモリダイを垂直方向に積層し、インターポーザに接合することで高パフォーマンスアプリケーション向けのシステムオンチップアーキテクチャを実現。

新規性従来は直接接触による金属間接合を使用。本発明では Grain boundaries での直接接触により信号遅延が短縮される。

クレーム範囲プロセッサダイとメモリダイを金属間接合して積層し、その組み合わせをインターポーザに接合する方法。メモリダイには SRAM、GMRAM、MRAM、RRAM のいずれかが含まれる。

重要度の理由metal-to-metal bonding, grain boundaries, processor die, memory dies

US20240332220A1 ★★★ 全文

Interposer including a copper edge seal ring structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-10-03 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとその形成方法

課題インタポーザが十分な機械的強度を持ち、半導体ダイとパッケージ基板を接合するプロセスに耐えること。

解決手段 Redistribution interconnect structuresとpad-level metallic ring structureを使用してedge seal ring structureを作り、インタポーザの強度を向上させている。

新規性従来は redistribution interconnect structures の周りに metallic ring structures を配置する。本発明では pad-level metallic ring 構造も含めた assembly を用いている。

クレーム範囲インタポーザの形成方法として、 Redistribution interconnect structures と metallic ring structures を含む複数の工程を経て、edge seal ring 構造を形成している。

US20260040917A1 ★★★ 全文

Thermal structures for hybrid bonding

MICRON TECHNOLOGY INC 2026-02-05 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かメモリデバイスの堆積とハイブリッド接合

課題メモリデバイス内の熱抵抗がパフォーマンスを制限する。

解決手段導電層と接触構造を用いた堆積メモリデバイスとロジックダイのハイブリッド接合により、熱分散能力を向上させた。

新規性従来は直接接続された接触構造。本発明では一部は間接的に接続される接触構造を使用した。

クレーム範囲[原文] 1. A semiconductor system, comprising: a first semiconductor device comprising: a first substrate between a first surface and a second surface; a conductive layer comprising a set of conductors that is between the first substrate and the second surface, wherein a first subset of conductors of the se

重要度の理由Thermal resistance within a memory device or between bonded memory devices in a stack may in some cases limit performance of a memory system.

US20260033383A1 ★★★ 全文

Polymer material gap-fill for hybrid bonding in a stacked semiconductor system

MICRON TECHNOLOGY INC 2026-01-29 Interposer/Pkg

主担当: Bonding Bonding成膜

何の発明か半導体ダイ間をハイブリッド接合するためのポリマー材料によるギャップフィル

課題メモリデバイスで情報を記憶する際、ダイ間の隙間に適切な接合材を配置することが難しい。

解決手段ポリマー材料を使用してダイ間の隙間を埋め、その後にシラン化珪素を形成し、さらにハイブリッド接合を行うことで、ダイ間の隙間を効率的に埋める。

新規性従来はダイ間の隙間に直接接合材を配置する方法が使用されていた。本発明ではまずポリマー材料を使用して隙間を埋めることで、より精密な接合が可能となる。

クレーム範囲半導体ダイをハイブリッド接合するために、ポリマー材料とシラン化珪素を使用し、ダイ間の隙間を埋める方法。さらに、別のダイをこの構造に接合する。

重要度の理由半導体ダイ間のハイブリッド接合、ポリマー材料によるギャップフィル

US20240266303A1 ★★★ 全文

Chiplet interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-08-08 Interposer/Pkg

主担当: Metal MetalLitho

何の発明かチップレット用のダイエクシポーザーの形成

課題電子デバイスの小型化と高度な機能性を実現するため、従来のシリコン基板ではなく、ダイエクシポーザーに有機材料を使用すること。

解決手段ダイエクシポーザーは有機材料のダイエクシポーザー層から形成され、これによりコスト削減とストレス集中の低下が達成される。

新規性従来はシリコン基板を使用していたが、本発明では有機材料のダイエクシポーザーを使用することでコスト効果とストレス分散が可能となった。

クレーム範囲[原文] 1. A package comprising: a first device, the first device laterally encapsulated by a first encapsulant; a first interposer, the first interposer comprising a dielectric fill layer, the first interposer free of a silicon layer, the first interposer laterally encapsulated by a second encapsulant; and

US20240071936A1 ★★★ 全文

Interposer substrate, package structure and manufacturing method of package structure

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-02-29 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板、パッケージ構造およびその製造方法を提供する。

課題半導体デバイスの高度化に伴い、より小型化と高速化が求められ、従来のインタポーザ基板では電気性能の向上が難しくなっている。

解決手段インタポーザ基板には橋接装置、メモリ、TSVが配置され、これらは基板上で隣接している。さらに、複数の半導体ダイがインタポーザ基板に接着・電気的に接続される。

新規性従来は単純なインタポーザ基板を使用していたが、本発明では橋接装置とメモリを配置し、TSVも設置することでより高度なパッケージ構造を実現している。

クレーム範囲インタポーザ基板には基板上に橋接装置とメモリが配置され、その周囲にはTSVが形成されている。さらに、複数の半導体ダイがこのインタポーザ基板に接着・電気的に接続される。

重要度の理由背景技術、発明の概要、独立クレームに登場する語句を使用。

US20250300086A1 ★★★ 全文

Optical and electrical glass interposer with embedded bridge

INTEL CORP 2025-09-25 Interposer/Pkg

主担当: 設計設計

何の発明か光学と電気を組み合わせたガラス基板上の橋接ダイ

課題従来の光学パッケージングは複雑な組立プロセス、高コスト、低生産率、不良性能により、小型化と高度な統合が必要な現代データセンターやコンピューティングシステムの需要を満たすことができない。

解決手段ガラス基板上に埋め込まれた橋接ダイを使用し、光学波導線を持つ半導体デバイスと電気的に接続する方法。これにより、チップレット間の微細なダイ-ダイ（D2D）インターコネクトを実現し、コスト効率良く高密度インターコネクトを達成。

新規性従来は大型で高価なシリコンインタポーザとThrough-Silicon Vias (TSVs)を使用していたが、本発明では小型のシリコン橋接ダイを埋め込み、必要な場所にのみ高密度ダイ-ダイ接続を実現。

クレーム範囲ガラス基板上に埋め込まれた橋接ダイを持つ半導体デバイス。さらに、ガラス基板と橋接ダイを含むインタポーザ、光子集積回路（PIC）と電子集積回路（EIC）が電気的に接続される微小なマイクロエレクトロニクスアセンブリ。

重要度の理由従来の光学パッケージング、ガラス基板、橋接ダイ

US20250201734A1 ★★★ 全文

Heterogeneous nested interposer package for ic chips

INTEL CORP 2025-06-19 Interposer/Pkg

主担当: 設計設計

何の発明かICチップを複数積層した電子パッケージ

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一の電子パッケージに実装するが、これにより大きなフォームファクターが生じ、一部の用途には適さない。

解決手段Si製インタポーザを使用し、その中空部にコンポーネントを配置。異なるダイを積層して互いに接続することで、小型化と高性能化を達成。

新規性従来は単一のダイのみで構成されるパッケージが多かったが、本発明では複数のダイを積層し、それぞれ異なるプロセスノードから製造されたダイも統合可能。

クレーム範囲Si製インタポーザとその中空部に配置されたコンポーネント。異なるダイを積層して互いに接続する構造。

重要度の理由多チップ統合、インタポーザ、ダイ積層

US20220293433A1 ★★★ 全文

Seal Ring Designs Supporting Efficient Die to Die Routing

APPLE INC 2022-09-15 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か半導体ダイ間 routng のための封止構造

課題小型化と高密度集積回路化により、ダイ間またはダイ内への routng が困難になる問題。

解決手段分断された金属封止構造を用いることでダイ間 routng を可能にし、また無線通信機能も追加。

新規性従来は物理的な配線が必要だったが、本発明では電磁場通信を使用してダイ間の非接触型通信を実現。

クレーム範囲半導体基板上に形成された第一FEOLダイエリアとBEOL構築構造（複数のメタル化層）からなるチップ構造。その中で、分断された金属封止構造が内側と外側の金属封止を含み、これらは同一メタル化層内で形成され、さらにダイ間 routng 用のthrough seal interconnect が存在する。

重要度の理由分断された金属封止構造, through seal interconnect

US20230369150A1 ★★★ 全文

Chip package structure with cavity in interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-11-16 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージ構造におけるインタポーザ内の cavity の形成

課題従来のパッケージング技術では、小型化と高度な集積度を実現しつつ、チップ保護と接続インターフェースを両立するのが難しかった。

解決手段インタポーザの底面に cavity を形成し、その中に入れた半導体デバイスをパッケージサブストラートの上部 cavity にも収納することで、小型化と高度な集積度を両立したパッケージング技術を実現。

新規性従来は単一の cavity の形成に止まっていたが、本発明では半導体デバイスを両方の cavity 内に収納することで、より高度な集積度と小型化を達成。

クレーム範囲[原文] 1. A package structure, comprising: a package substrate; an interposer substrate disposed over the package substrate, wherein the interposer substrate has a bottom surface facing the package substrate and a first cavity formed on the bottom surface; and a semiconductor device disposed in the first c

重要度の理由インターポーザー基板, cavity, semiconductor device

US20240274553A1 ★★★ 全文

Interposer, method for fabricating the same, and semiconductor package having the same

SAMSUNG ELECTRONICS CO LTD 2024-08-15 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーとその製造方法および搭載した半導体パッケージ

課題電子機器の小型化、多機能化、高性能化に伴うメモリ帯域幅の向上が必要。

解決手段基板上の配線構造とインタポーザーパッドを電気的に接続するための深 trenches の形成と、その上部に垂直方向に異なる高さで配置された2層の保護膜。これにより、メモリ帯域幅を向上させることができる。

新規性従来は単一の保護膜を使用していたが、本発明では上下2層の保護膜を使用することで、インタポーザーパッドへの接続性と保護性能を向上させた。

クレーム範囲基板上の配線構造とインタポーザーパッドを電気的に接続するための深 trenches の形成と、その上部に垂直方向に異なる高さで配置された2層の保護膜。これにより、メモリ帯域幅を向上させることができる。

重要度の理由深溝（ディープトレンチ）, 2層保護膜

US20230115340A1 ★★★ 全文

Leadless power amplifier packages including topside termination interposer arrangements and methods for the fabrication thereof

NXP USA INC 2023-04-13 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かルールに基づくパワーアmplifier（PA）パッケージとその製造方法

課題従来のPAパッケージは、RF信号や電力増幅のためにトランジスタICを含む半導体ダイを筐体内に配置するが、空気腔の有無や冷却性能に問題がある。

解決手段本発明では、トップサイド入出力（I/O）ターミナルを持つTTI配列を使用し、RFパワーダイとトップサイドI/O間の接続を改善する。

新規性従来は底面に接続ピンを使用していたが、本発明ではトップサイドに露出した上部インタポーザーパッドを使用し、冷却性能を向上させた。

クレーム範囲独立特許請求の範囲1は、基板フランジと第一RFパワーダイ、TTI配列、およびトップサイド入出力ターミナルから構成される無基座PAパッケージを保護する。

US20250192064A1 ★★★ 全文

Modular package structures with interposers having alignment features

IBM 2025-06-12 Interposer/Pkg

主担当: 設計設計

何の発明か量子チップを含むモジュール構造のパッケージ

課題超伝導量子コンピューティングシステムにおいて、複数の量子チップを正確に配置し、高密度で大規模な量子プロセッサを構築する技術的な問題。

解決手段互換性のあるインターポーザー間のアライメント機能を使用してモジュールを組み立てる方法。具体的には、インターポーザーのエッジが接続され、量子チップとインターポーザー間のコンポーネントが正確にalinmentされる。

新規性従来は手動でアライメントを行う必要があったが、本発明では特定のアライメント機能を使用して自動的な高精度アライメントを実現。

クレーム範囲インターポーザーと量子チップの間の正確なアライメントを達成するためのパッケージ構造。具体的には、エッジが接続された2つのインターポーザーと、その上に接合された量子チップ。

重要度の理由superconducting quantum computing systems, alignment features, インターポーザー

US20230042856A1 ★★★ 全文

Integrated Circuit Package For High Bandwidth Memory

GOOGLE LLC 2023-02-09 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリスタックとロジックダイを接続する印刷配線板積層基板を使用した半導体パッケージ

課題大規模なシリコンインターポーザーが必要でコストが高く、歪みによる製造不良も問題となる。

解決手段高帯域幅メモリスタックとロジックダイを接続するための印刷配線板を使用し、シリコンインターポーザーの使用量を減らしてコストを削減し、生産性を向上させる。

新規性従来はシリコンインターポーザーを使用していたが、本発明では印刷配線板を使用することでコストと歪み問題を解決している。

クレーム範囲[原文] 1. An integrated circuit package comprising: a multilayer substrate including a top surface layer and at least one lower layer separated from the top surface layer by a dielectric, the multilayer substrate configured to interface one or more high-bandwidth memory stacks with a logic die, wherein an

重要度の理由シリコンインターポーザー/印刷配線板/高帯域幅メモリ

US20230052195A1 ★★★ 全文

Interposer, semiconductor package including the same, and method of fabricating the interposer

SAMSUNG ELECTRONICS CO LTD 2023-02-16 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとその製造方法

課題2.5Dパッケージ用インタポーザの複雑な製造プロセスによる高コスト問題

解決手段通過電極構造と接続ターミナル構造を有し、これらに間隔を設けて光硬化性ポリマー層を配置することで、製造工程を大幅に簡略化。

新規性従来は複数のプロセスが必要だったが、本発明では通過電極と接続ターミナル間に光硬化性ポリマー層を配置することで、製造工程を簡略化。

クレーム範囲[原文] 1. An interposer for a semiconductor package, the interposer comprising: an interposer substrate comprising a first main surface and a second main surface opposite to the first main surface; a first through-electrode structure and a second through-electrode structure, each passing through the interp

US20230369255A1 ★★★ 全文

Organic interposer including a dual-layer inductor structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-11-16 Interposer/Pkg

主担当: Metal Metal

何の発明か有機インターポーザーとその形成方法

課題従来のインターポーザーは十分な力学的強度を持たず、半導体ダイとパッケージ基板を接合するプロセスに耐えられない。

解決手段双層金属構造を使用し、 redistribution interconnect structures を含む有機インターポーザーを形成することで、力学的強度を向上させた。

新規性従来は単一の金属線構造のみ。本発明では下部と上部の2層の金属線構造を使用し、 Spiral-shaped copper 部分も含めることでより高い性能を実現した。

クレーム範囲[原文] 1. An organic interposer comprising: interconnect-level dielectric material layers embedding redistribution interconnect structures; a dual-layer metal structure that comprises: a lower metal line structure embedded within the interconnect-level dielectric material layer, a conductive via structure

US20210375768A1 ★★★ 全文

Silicon interposer including through-silicon via structures with enhanced overlay tolerance and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-12-02 Interposer/Pkg

主担当: Bonding Bonding

何の発明かSi_interposerの形成方法と構造

課題pick and place操作による位置誤差がTSVとRDL間の接続に影響を及ぼす。

解決手段橋ダイが含むTSV構造とEMCフレーム、RDL構造を用いることで位置誤差に対する耐性を向上させた。

新規性従来は位置誤差による接続不良があった。本発明ではTSVとRDL間の接続に耐性を持たせることで解決した。

クレーム範囲[原文] 1. A chip package structure including a fan-out silicon interposer and at least one semiconductor die attached to the fan-out silicon interposer, wherein the fan-out silicon interposer comprises: a bridge die including an array of through-silicon via (TSV) structures extending through a silicon subs

重要度の理由positioning error, overlay tolerance

US20220359320A1 ★★★ 全文

Chip package structure with cavity in interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-11-10 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージ構造において、インタポーザ上に形成された cavity 内にセミコンダクタデバイスを配置する方法と構造

課題従来のパッケージング技術では、小型化や薄型化が不十分であり、機能密度の向上が期待できていない。

解決手段インタポーザ上に cavity を形成し、その内側にセミコンダクタデバイスを配置することで、より高度な積層構造を実現する。

新規性従来は平面的な配置。本発明では cavity 内にデバイスを配置することで、垂直方向の積層が可能となった。

クレーム範囲[原文] 1. A package structure, comprising: a package substrate; an interposer substrate disposed over the package substrate, wherein the interposer substrate includes a silicon substrate, and wherein the interposer substrate has a bottom surface facing and adjacent to the package substrate, a top surface o

US20210134731A1 ★★★ 全文

Embedded die on interposer packages

INTEL CORP 2021-05-06 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに埋め込まれたダイと贯穿孔インタポーザを使用した構造

課題電子デバイスが小型化する中、装置の面積を減らすことが重要であり、これにはパッケージ間の歪みとz高さの減少が必要である。

解決手段埋め込まれたダイを持つ贯穿孔インタポーザを使用し、前後方向に導通する貫通配線により、バックサイドパッケージ接続を実現し、パッケージ間の歪みとz高さを最小限に抑える。

新規性従来はダイが直接基板上に配置されていたが、本発明では贯穿孔インタポーザを使用して埋め込まれたダイを配置することで、バックサイド接続を実現している。

クレーム範囲貫穿孔インタポーザとその上面に配置されたダイ、そして下面に配置されたダイやパッケージとの間の電気的接続を有するICパッケージ。さらに、バックサイドの露出した接続部に他のパッケージやダイを積層することが可能。

重要度の理由through-via インターポーザー, embedded die, package-on-package arrangement

US20230343720A1 ★★★ 全文

Semiconductor Device and Method of Integrating RF Antenna Interposer with Semiconductor Package

STATS CHIPPAC PTE LTD 2023-10-26 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かRFアンテナインタポーザーと半導体パッケージを組み合わせた半導体デバイスとその製造方法

課題従来のRFアンテナインタポーザーは、RF信号の伝送・受信性能が不足している。

解決手段第一種の導電材料を通孔を形成し、第二種の導電材料を表面または内部に形成してアンテナとして機能させることで、半導体パッケージとの通信を確保する。

新規性従来は外部PCB上にRFアンテナを配置していたが、本発明ではインタポーザー内にアンテナを形成し、半導体内に統合する。

クレーム範囲インタポーザーと半導体パッケージの組み合わせで、RF信号の伝送・受信性能を向上させた半導体デバイス。

重要度の理由RF_antenna, semiconductor_package

US20220344318A1 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on-package structures

INTEL CORP 2022-10-27 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型基板と大規模ダイパッケージ、およびダイ・オン・パッケージ構造に関する発明

解決手段オフセットインターポーザを用いて、ロジックデバイスとメモリデバイスの間の接合問題を分離し、パッケージングプロセスでこれらのデバイス間の相互作用を改善。

新規性従来はダイが直接インターポーザに接続されていたが、本発明ではダイとインターポーザ間の間隔を設けた。また、異なるパッケージ間の接合部を分離することで、互いに影響しないように設計できる。

クレーム範囲[原文] 1. A package, comprising: an interconnect structure, the interconnect structure having a top side and a bottom side; a first plurality of bumps coupled to the bottom side of the interconnect structure; an electronic device mounted flip-chip fashion upon the top side of the interconnect structure, th

重要度の理由オフセットインターポーザ, パッケージング

US20250349747A1 ★★★ 全文

Chiplet interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-11-13 Interposer/Pkg

主担当: Metal MetalLitho

何の発明かチップレットインターポーザの製造方法

課題従来のパッケージング技術では、小型化と高密度集積が難しくなっていた。

解決手段ダイエリクティックフィル層を用いたチップレットインターポーザを使用し、コスト削減とストレス低減を達成。

新規性従来はSi基板や既存の基板コアを使用していたが、本発明ではダイエリクティックフィル層を使用することでコスト効果とストレス集中度の低下を実現。

クレーム範囲[原文] 1. (canceled)

重要度の理由チップレットインターポーザー, cost effective, stress concentration

US20220302080A1 ★★★ 全文

Extended hbm offsets in 2.5d interposers

BROADCOM INT PTE LTD 2022-09-22 Interposer/Pkg

主担当: 設計設計

何の発明か2.5Dインターポーザ上の高帯域幅メモリ（HBM）ダイの拡張されたオフセットを実現する半導体パッケージ

課題HBMダイとASIC間のピン接続に必要な最小・最大間隔規則により、HBMダイの中心配置が困難な問題。

解決手段dummy diesを挿入することで、45度ルーティングを可能にし、拡張されたHBMオフセットを実現。ルールに従ったピン接続を確保。

新規性従来は中心配置が必要だったが、本発明ではdummy diesを使用することでオフセットを拡張できる。

クレーム範囲dummy diesを挿入してHBMダイとASIC間のピン接続を行う半導体パッケージ。ルールに従った45度ルーティングを可能にする。

重要度の理由dummy dies, HBM, 2.5D インターポーザー

US20220013445A1 ★★★ 全文

Interposer and semiconductor package including same

SAMSUNG ELECTRONICS CO LTD 2022-01-13 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子機器が小型化し、機能性が向上する中、高密度集積度が必要となり、インタポーザを使用してチップ間の接続を改善すること。

解決手段インタポーザには redistribution pattern を含む基板と、その上に配置された下部保護層、下部導電パターン、貫通電極が含まれる。また、インタポーザの外周部には凹痕が形成され、この構造によりパッケージング性能が向上する。

新規性従来は単純な基板を使用していたが、本発明では redistribution pattern を含む複雑なインタポーザを用いる。さらに、下部保護層と下部導電パターンとの間の接続に貫通電極を使用することで、信頼性が向上している。

クレーム範囲インタポーザには基板、 redistribution pattern、下部保護層、下部導電パターン、貫通電極、さらに凹痕が含まれる。これらの構成要素により、半導体パッケージの信頼性が向上している。

US20230299048A1 ★★★ 全文

Three-dimensional (3d) integrated circuit (ic) (3dic) package with a bottom die layer employing an extended interposer substrate, and related fabrication methods

QUALCOMM INC 2023-09-21 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か3D ICパッケージとその製造方法

課題従来のICパッケージでは、上位ダイが下位ダイよりも短い場合、製造工程が複雑になる。

解決手段底層ダイレイヤーに長さを延ばしたインタポーザサブストラートを使用し、上位ダイとの接合を容易にする。

新規性従来は短い上位ダイと等長の底層ダイを使用していたが、本発明では底層ダイにインタポーザサブストラートを設け、上位ダイの長さに対応する。

クレーム範囲3D ICパッケージは、長さが異なる上下2つのダイレイヤーを持つ。下位ダイレイヤーには延長されたインタポーザサブストラートがあり、上位ダイはその上に接合される。

重要度の理由底層ダイとインタポーザサブストラート、上位ダイとの関係

US20240332146A1 ★★★ 全文

Integrated circuit (ic) package employing metal posts thermally coupling a die to an interposer substrate for dissipating thermal energy of the die, and related fabrication methods

QUALCOMM INC 2024-10-03 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かICパッケージとその製造方法

課題ダイからの熱放散が不十分で、パフォーマンス低下や故障リスクがある。

解決手段金属ポストをダイとインターポーザー基板に接続し、ダイの熱を効率的に放散する。

新規性従来はダイから直接熱放散が難しかったが、本発明ではインターポーザー基板上の金属ポストを通じてダイからの熱を効果的に放散できる。

クレーム範囲[原文] 1. An integrated circuit (IC) package, comprising: a package substrate; an interposer substrate extending in a first direction, the interposer substrate comprising: a first metal layer comprising one or more first metal interconnects; and at least one metal post coupled to a first metal interconnect

重要度の理由ICパッケージ、インターポーザー基板、金属ポスト

US20210167017A1 ★★★ 全文

Semiconductor package including an interposer

SK HYNIX INC 2021-06-03 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにインタポーザを含む構造

解決手段下チップと上チップをパッケージサブストラートと間接的に接続するためのインタポーザを使用。

新規性従来は直接接続か単純な堆積構造だったが、本発明ではインタポーザと下チップを介して上チップとパッケージサブストラートを接続する。

クレーム範囲[原文] 1. A semiconductor package comprising: a package substrate; a lower chip, an interposer, and an upper chip which are stacked on the package substrate; and bonding wires electrically connecting the lower chip to the package substrate, wherein the lower chip comprises: first and second lower chip pads

重要度の理由半導体パッケージ、インタポーザ

US20250140755A1 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2025-05-01 Interposer/Pkg

主担当: Metal Metal

何の発明かインタポーザとそのを含む半導体パッケージの製造方法

課題高品質要件とHBMの採用により、インタポーザのサイズが増大し、プロセス難易度が上昇し、生産性が低下するリスクがある。

解決手段異なるプロセス難易度を持つ複数の redistribution レジオンからなる複数の接続構造を並列に配置してインタポーザを作成し、それぞれの半導体チップを独立して配置することで、プロセス難易度を分散させ、プロセス効率と生産性を向上させつつ、インタポーザの面積を維持する。

新規性従来は同一の接続構造でチップを重ねて配置。本発明では複数の異なる接続構造を使用し、それぞれが独立してチップと部分的に重なるように配置することで、プロセス難易度を分散させている。

クレーム範囲インタポーザは複数の接続構造からなり、各接続構造には異なるプロセス難易度を持つ redistribution レジオンが含まれる。これらの接続構造は並列に配置され、それぞれ独立して半導体チップと部分的に重なっている。

US20260005201A1 ★★★ 全文

High bandwidth die to die interconnect with package area reduction

APPLE INC 2026-01-01 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か分割されたSoCコアを含む折りたたみ型パッケージ構造の実装

課題モバイルデバイス向けに小型化と高性能化が求められる中、SoC設計が複雑化し、デザイン検証の負荷が高まっている。

解決手段垂直インタポーザーとローカルインタポーザーを組み合わせた折りたたみ型ダイアレンジメントにより、SoCコアを分割して電気的に接続する。

新規性従来は単一のダイで垂直と水平方向に統合された接続。本発明では垂直インタポーザーとローカルインタポーザーを使用し、ダイ間の分割を実現。

クレーム範囲下位パッケージ構造には主プロセッサダイとメモリコアを含む娘ダイが接続され、これらはローカルインタポーザーで電気的に接続される。さらに上部のメモリパッケージ構造が下位パッケージ構造に取り付けられる。

US20240220438A1 ★★★ 全文

Backside interface for chiplet architecture mixing

ADVANCED MICRO DEVICES INC 2024-07-04 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットアーキテクチャ用のバックサイドインターフェース

課題大型チップの製造コスト上昇と製造不良による低生産率を改善する。

解決手段複数のチップレットエリアとホストダイ、直接接続されたインターコネクトにより、チップレット間の直結を実現。

新規性従来はホストダイ経由での通信。本発明ではバックサイドインターフェースを使用し、チップレット間の直接接続が可能となった。

クレーム範囲[原文] 1. A semiconductor package comprising: a first chiplet area for receiving a first chiplet; a second chiplet area for receiving a second chiplet; a host die coupled to the first and second chiplet areas; and an interconnect directly coupling the first chiplet area to the second chiplet area.

重要度の理由チップレット, interconnect

US20220028741A1 ★★★ 全文

Semiconductor chip suitable for 2.5d and 3d packaging integration and methods of forming the same

QORVO US INC 2022-01-27 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3Dおよび2.5Dパッケージ用の半導体チップとその製造方法

課題MMICチップでの金属柱突起の設計と均一性の問題

解決手段SiCやSiなどの基板と同等の高さを持つ突出部を有し、これらに垂直に穴を開けた構造により、金属層を形成して電気的に接続する方法。

新規性従来は50μm〜100μmの高度な金属柱突起を使用していたが、本発明では基板と突出部を同一材料で形成し、垂直に穴を開けた構造により低コストかつ均一性の高い接続を実現。

クレーム範囲3Dおよび2.5Dパッケージ用の半導体チップは、基板と突出部を同一材料で形成し、垂直に穴を開けた構造を持つ。金属層は露出した表面を被覆し、接続部分では電気的に接続される。

US20210175207A1 ★★★ 全文

Spacer for die-to-die communication in an integrated circuit

IBM 2021-06-10 Interposer/Pkg

主担当: 設計設計

何の発明か多チップ集積回路装置とその製造方法

課題ダイ分割により密度を低減して信頼性を向上させるが、ダイ間の高速通信が必要になる。

解決手段ダイ間をSpacerで隔て、ダイは基板に穴を通じて直接接続される。Spacerにはポリマーが含まれる。

新規性従来のSi橋やSiインターポーザーと異なり、Spacerはダイが直接接触せず、ポリマーを含む穴を通じて基板と接続する。

クレーム範囲[原文] 1. A multi-die integrated circuit device, comprising: a substrate; two or more dice comprising components that implement functionality of the multi-die integrated circuit, wherein the components include logic gates; a spacer disposed between the substrate and each of the two or more dice, wherein ea

重要度の理由Spacer, polymeric substance

US20250112200A1 ★★★ 全文

Hybrid bonding of thin die structures by self-alignment assisted assembly

INTEL CORP 2025-04-03 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か薄いICダイ構造と基板とのハイブリッド接合

課題ナノメートルスケールでのハイブリッド接合は、精密な位置合わせが必要で時間とコストがかかる。

解決手段異なる材料の層を用いた自定位組立により、ナノメートルスケールでの高精度位置合わせを不要にし、大量生産向けの技術を提供。

新規性従来はナノメートルスケールでの精密な位置合わせが必要だったが、本発明では自定位組立により、この課題を解決している。

クレーム範囲[原文] 1. An apparatus, comprising: an integrated circuit (IC) die structure of a thickness no more than 50 μm, wherein the IC die structure has a first region comprising one or more first metal features and an inorganic dielectric material, and a second, adjacent, region comprising a material with a compo

重要度の理由nanometer scale, ハイブリッドボンディング, self-alignment

US20210074646A1 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2021-03-11 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを用いた複数チップの半導体パッケージ

課題高集積化されたチップが多数含まれる半導体パッケージでは、印刷基板がチップの集積度に追いつかない問題。

解決手段インタポーザを使用してチップ間を接続し、コスト削減と高集積化に対応。

新規性従来は単一の基板でチップを接続するが、本発明ではインタポーザと複数の接合柱を使用してチップ間を接続。

クレーム範囲[原文] 1. A semiconductor package comprising: a lower redistribution line structure comprising a plurality of lower insulating layers and a plurality of lower redistribution line patterns; a plurality of first connection pillars on portions of the plurality of lower redistribution line patterns; an interpo

重要度の理由インタポーザ/チップスタック

US20250323231A1 ★★★ 全文

Adaptable memory system with multiple chiplets

WESTERN DIGITAL TECH INC 2025-10-16 Interposer/Pkg

主担当: Bonding Bonding

何の発明か記憶システムの構築方法

課題非揮発性メモリダイと制御ダイをウェーフ間接合することで、製造不良率が高くなる問題。

解決手段個別の記憶ダイを制御ダイウェーフに直接接合し、各記憶ダイの特性を選択可能にする方法。これにより、非缺陷なダイのみを使用して高い柔軟性と低不良率を得られる。

新規性従来はウェーフ間接合で一括したダイを接合するが、本発明では個別の記憶ダイを選択的に接合することで、非缺陷ダイのみを使用可能にしている。

クレーム範囲[原文] 1. An apparatus, comprising: a silicon wafer that includes a plurality of control dies, each control die having first bond pads on a first surface of the control die; and a plurality of memory dies, each memory die having second bond pads on a second surface of the memory die, the second surface of

重要度の理由非揮発性メモリダイと制御ダイウェーフ間の直接接合

US20210366878A1 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2021-11-25 Interposer/Pkg

主担当: Metal Metal

何の発明かインタポーザとそのを含む半導体パッケージの提供

課題高品質要件とHBMの採用により、インタポーザのサイズが増大し、プロセス難易度が上昇し、製造効率が低下する可能性がある。

解決手段異なるプロセス難易度を持つ複数の接続構造を分離して準備し、単一の保護層内で並列に配置することで、インタポーザと半導体チップの接続を実現。これによりプロセス難易度が低下し、製造効率が向上する。

新規性従来は単一のインタポーザ内で複数の異なる接続構造を使用。本発明では、それぞれ独立して配置される接続構造を用いることで、チップ間の接続難易度を分散し、製造効率を向上させた。

クレーム範囲[原文] 1. A semiconductor package comprising: an interposer including a first connection structure having a first redistribution conductor, a plurality of second connection structures each having a second redistribution conductor and disposed around the first connection structure, a plurality of third conn

US20260099456A1 ★★★ 全文

Bump map for improved thermals in a high-bandwidth memory device

MICRON TECH INC 2026-04-09 Other

主担当: 設計設計

何の発明か高帯域幅メモリデバイスにおけるインターフェース構造の改善

課題従来のメモリデバイスでは、高速化と小型化を追求すると、信頼性や故障検出が困難になる問題がある。

解決手段2.5Dメモリデバイスを使用し、垂直に積層したメモリダイとインターフェースダイ間のデータ伝送路を最適化することで、高速化と小型化を実現する。

新規性従来は単一のデータ伝送路が使用されていた。本発明では、異なる領域に異なるデータ伝送路を配置することで、効率的なデータ転送を可能にする。

クレーム範囲HBMデバイスにおいて、インターフェースダイ上に複数のデータ伝送路を配置し、これらがホストデバイスと通信する構造を保護している。

重要度の理由2.5D_memory_device, UCIe_界面, TSV

US20230081139A1 ★★★ 全文

Integrated circuit package with flipped high bandwidth memory device

INTEL CORP 2023-03-16 Interposer/Pkg

主担当: 設計設計

何の発明かメモリダイとロジックダイを積層したマイクロ電子アセンブリ

課題ICダイの性能最適化とパッケージング効率の向上が必要

解決手段橋接ダイを使用し、メモリダイとロジックダイを積層して高性能なパッケージを作成

新規性従来は単一のダイのみ。本発明では橋接ダイと組み合わせた複数ダイ積層構造

クレーム範囲[原文] 1. A microelectronic assembly, comprising: a substrate; a bridge die over the substrate; and a die stack between the substrate and the bridge die, wherein the die stack includes a logic die and at least one memory die, and wherein the logic die is between the at least one memory die and the bridge d

重要度の理由bridge die, HBM die stack

US20230065794A1 ★★★ 全文

Interposer including a copper edge seal ring structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-03-02 Interposer/Pkg

主担当: Bonding Bonding

何の発明か銅エッジシールリング構造を有するインターポーザとその形成方法

課題半導体ダイとパッケージ基板間の接合プロセスに耐えるための十分な機械的強度を持つインターポーザの開発。

解決手段 Redistribution構造を含むインターポーザ、パッケージ側接合構造、エッジシールリング構造の垂直配置により、接合プロセスに耐える強度を確保。

新規性従来はアルミニウムを使用したエッジシールリング。本発明では95%以上の銅を使用し、アルミニウム-freeで構造を強化。

クレーム範囲インターポーザは Redistribution構造と接合構造を有し、エッジシールリング構造が垂直に配置され、パッケージ側接合構造と redistribution構造を保護する。

重要度の理由アルミニウム-freeの銅エッジシールリング

US12525540B1 ★★★ 全文

Multi-chip module (MCM) with scalable high bandwidth memory

ELIYAN CORP 2026-01-13 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かマルチチップモジュール（MCM）におけるスケーラブルなハイバンディッジメモリ（HBM）の構築

課題大型ICチップの製造で生じる低収益率と、それに伴うコスト上昇。また、新しいHBM標準への移行が困難である。

解決手段スケーラブルなHBMを使用し、複数の小さなメモリデバイスを組み合わせることにより、必要なチャネル数を達成する。これにより、従来のHBMと次世代HBMの間での移行が容易になる。

新規性従来は一括りの高帯域幅メモリを使用していたが、本発明では複数の小さなメモリデバイスを組み合わせることで、必要なチャネル数とデータ転送率を達成する。

クレーム範囲独立特許請求の範囲1は、アクティブシリコンサブストラート上に配置された複数のHBMスタックが、それぞれ異なるチャネルセットとデータ転送率を持つことで、全体的なNチャネルと合算したデータ転送率を提供すること。

重要度の理由スケーラブルなHBM, 多数のメモリチャネル, マルチチップモジュール

US12494469B1 ★★★ 全文

Low cost solution for 2.5D and 3D packaging using USR chiplets

ELIYAN CORP 2025-12-09 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを使用した2.5Dおよび3Dパッケージングシステム

課題単一チップに多くのトランジスタを配置すると、コスト上昇と製造不良率低下が生じる。

解決手段ワイヤーレベルファンアウトプロセスを使用し、複数のICチップを非シリコン基板上に積層して統合する。

新規性従来は単一チップに多くのトランジスタを配置していたが、本発明ではチップレットを使用し、コストと製造不良率の問題を解決している。

クレーム範囲[原文] 1. A chiplet-based system-in-packages (SiP), comprising: a non-silicon substrate; a memory device coupled to the non-silicon substrate and comprising a first integrated circuit (IC) chip assembly comprising a first secondary substrate comprising first mold material of a mold material type; a first I

重要度の理由チップレット, 非シリコン基板, ワイヤーレベルファンアウト, 模注

US12191295B1 ★★★ 全文

Heterogeneous integration of radio frequency transistor chiplets having interconnections to host wafer circuits for optimizing operating conditions

PSEUDOLITHIC INC 2025-01-07 Interposer/Pkg

主担当: 設計設計

何の発明かRFトランジスタチップレットとホストウェーバー間の異種統合

解決手段高電子移動性トランジスタ（HEMT）またはヘテロ接合 Bipolar Transistor (HBT) を含むRFトランジスタチップレットと、DCバイアスやRF動作状態を制御するホストウェーバー回路を統合し、低コストの大型ウェーバーを使用して高速かつ大量生産する。

新規性従来は高価で精密なRF半導体技術を使用したトランジスタチップレットと、安価で大量生産可能な別の半導体技術を使用したホストウェーバーを統合。本発明では、低コストの大型ウェーバーを使用して高速かつ大量生産する。

クレーム範囲RFトランジスタチップレットとホストウェーバー間の電気的接続により、高電子移動性トランジスタ（HEMT）またはヘテロ接合Bipolar Transistor (HBT) のDCバイアスやRF動作状態を制御するホストウェーバー回路とチップレット回路を電気的に接続。

重要度の理由RFトランジスタチップレットとホストウェーバー間の異種統合

US11488935B1 ★★★ 全文

Scalable network-on-package for connecting chiplet-based designs

APPLIED MATERIALS INC 2022-11-01 Interposer/Pkg

主担当: 設計設計

何の発明かネットワークオンパッケージ（NoPK）を用いたチップレット間の通信方法

課題モジュール化されたチップレットを使用した設計における互換性と通信問題

解決手段複数のインターフェースブリッジが異なるプロトコルを共通プロトコルに変換し、ルーティングネットワークがその間でトラフィックを転送する。

新規性従来は個々のチップレットが独自のプロトコルを使用していたが、本発明では共通プロトコルに変換して通信を行う。

クレーム範囲[原文] 1. An network-on-package (NoPK) for connecting a plurality of chiplets, the NoPK comprising: a plurality of interface bridges configured to convert a plurality of protocols used by the plurality of chiplets into a common protocol; a routing network configured to route traffic between the plurality o

US11869846B1 ★★★ 全文

Interposer routing structure and semiconductor package

GLOBAL UNICHIP CORP 2024-01-09 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサ構造と半導体パッケージの設計

解決手段複数の接地線と電源線を配置し、信号線から隔離する。さらに、接続電源線と枝状接地線を使用して電源線間の相互干渉を低減。

新規性従来は単一の接地線と電源線を使用していたが、本発明では複数の接地線と電源線を配置し、信号線からの隔離と相互干渉の低減に寄与。

クレーム範囲[原文] 1. An interposer routing structure, comprising: a first trace layer comprising a first ground trace and a first power trace, wherein the first trace layer is configured to receive power; a bump layer coupled to a die; a second trace layer coupled to the first ground trace and the first power trace,

重要度の理由インピオサ構造、接地線、電源線

US12517858B1 ★★★ 全文

PMM/DC-MHS HPM interposer system

DELL PRODUCTS LP 2026-01-06 Interposer/Pkg

主担当: 設計設計

何の発明かPMM/DC-MHS HPMインターポーザーシステムの構築

課題データセンター向けモジュールホストプロセッサーモ（DC-MHS HPM）とプラグインマルチ PURPOSE モジュール（PMM）との間の効率的な接続を実現する。

解決手段DC-MHS HPMコネクタサブシステム、PMMコネクタサブシステム、BMC、電源制御装置、および翻訳サブシステムを含むインターポーザーボードを使用して、データ転送の翻訳と管理操作を行う。

新規性従来はDC-MHS HPMとPMM間の直接接続が困難だったが、本発明ではインターポーザーシステムを介して効率的に接続できるようにした。

クレーム範囲DC-MHS HPMコネクタサブシステム、PMMコネクタサブシステム、BMC、電源制御装置、および翻訳サブシステムを含むインターポーザーボードの構成を保護する。

US11855056B1 ★★★ 全文

Low cost solution for 2.5D and 3D packaging using USR chiplets

NUCONCEPTS HOLDINGS LLC 2023-12-26 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを使用した2.5Dおよび3Dパッケージングシステム

課題単一チップに多くのトランジスタを配置するとコストが高騰し、製造率も低下する。

解決手段USRチップレットを使用して複数のダイを並列リンクで接続し、データ転送効率を向上させ、パッケージングコストとシステムフォームファクターを低減。

新規性従来は異なる機能を持つ複数のICを単一パッケージに配置するための並列リンクを使用。本発明ではUSRチップレットを導入し、データ転送率を向上させた。

クレーム範囲[原文] 1. A system in a package, comprising: a first integrated circuit (IC) chip comprising: a first data interface comprising a first set of M×N input/output (I/O) pads of a first pad pitch, wherein M and N are positive integers, the first data interface configured to transfer first data in a first data

重要度の理由USR IC chip, multiple parallel links, data 界面

US10971474B1 ★★★ 全文

Package integration for high bandwidth memory

XILINX INC 2021-04-06 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージとその製造方法

課題従来のチップパッケージでは、異なる距離で接続される2つのダイ間の溶接部がネックリングしやすく、信頼性に問題がある。

解決手段異なる距離で接続される2つのダイ間にスタンドオフを設け、溶接部のネックリングを防ぐ。

新規性従来は同じ距離の接触ピンを使用していたが、本発明では異なる距離の接触ピンを使用し、スタンドオフで空間を制御する。

クレーム範囲[原文] 1. A chip package comprising: a substrate having circuitry terminating at a plurality of landing pads disposed on a top surface of the substrate, the plurality of landing pads arranged in at least a first plurality of landing pads and a second plurality of landing pads; a first die having a first pl

重要度の理由スタンドオフ, ダイスタック, 高帯域幅メモリ

US12438095B1 ★★★ 全文

Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates

ELIYAN CORP 2025-10-07 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを用いたマルチチップモジュールの構築

課題システムオンチップが複雑化するにつれて、チップ上の回路要素数を増やすためにはより精密なプロセス技術が必要となり、それに伴う問題が生じている。

解決手段小さな回路要素を用いたチップレットを組み合わせることで、より多くの回路要素をチップ上に配置し、メモリアクセス情報をネットワークプロトコルを使用して効率的に転送する。

新規性従来は単一の大型チップ上の回路要素数を増やすことが課題となっていたが、本発明では複数の小さなチップレットを組み合わせることで解決している。

クレーム範囲独立特許請求の範囲1は、パッケージサブストラートと接続可能なチップレットベースのマルチチップモジュールにおいて、メモリアクセス情報を効率的に転送するための構造を提供している。

重要度の理由背景技術に記載された問題と解決方法が明確に示されている。

US11855043B1 ★★★ 全文

Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates

ELIYAN CORP 2023-12-26 Interposer/Pkg

主担当: 設計設計

何の発明か複数チップとチップレットをパッケージ化した構造とその接続方法

課題チップ上の回路要素を小型化するためのプロセス技術が追いつかない問題

解決手段異なるチップやチップレット間の物理層インターコネクトにより、高帯域幅かつ低消費電力での通信を実現。

新規性従来は単一チップに多くの回路要素を集積するが、本発明では複数の小さなチップやチップレットを使用し、それらを組み合わせることで解決。

クレーム範囲パッケージサブstrate上に直接配置されたICチップとチップレットとの間の物理層インターコネクト構造。異なる位置関係での接続が可能。

US11158590B1 ★★★ 全文

Capacitor interposer layer (CIL) in a die-to-wafer three-dimensional (3D) integrated circuit (IC) (3DIC)

QUALCOMM INC 2021-10-26 Interposer/Pkg

主担当: 設計設計

何の発明かチップとワaffer間の深 trenchesを用いたコンデンサインターポーザー層の形成

課題高パフォーマンスICにおけるPDNでの電圧低下を軽減する方法

解決手段チップ下に深 trenches を用いたコンデンサインターポーザー層を配置し、チップとワaffer間でcopper-to-copper bond を使用して接続することで、電源配線ネットワークへの影響を最小限に抑えつつ、低プロファイルなデバイスを実現

新規性従来は遠隔地に配置される bypass コンデンサ。本発明ではチップ下に配置し、ESRとESLの低下を達成

クレーム範囲チップとワaffer間でcopper-to-copper bond を用いて接続されたコンデンサインターポーザー層の形成方法。深溝（ディープトレンチ）を用いた trench capacitors の配置と、その間に配置される金属パッドとvia の構造

重要度の理由深溝（ディープトレンチ）, コンデンサインターポーザー層, copper-to-copper bond

US11043472B1 ★★★ 全文

3D integrated ultra high-bandwidth memory

KEPLER COMPUTING INC 2021-06-22 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か3D堆積されたメモリと計算ブロックを有する装置

課題従来のパッケージング技術では、DRAMとコンピュータダイが垂直に配置されるため、帯域幅が制限され、熱管理にも問題がある。

解決手段DRAMと計算ブロックを水平方向に配置し、TSVsの数を減らすことで帯域幅を向上させ、熱管理も改善する。

新規性従来は垂直に積層され、帯域幅が制限される構造。本発明では水平方向に積層することで、帯域幅と熱管理の両面で改善。

クレーム範囲[原文] 1. An apparatus comprising: a substrate; a first die on the substrate, wherein the first die comprises a dynamic random-access memory (DRAM) having bit-cells, wherein each bit-cell comprises an access transistor and a capacitor; and a second die stacked over the first die, wherein the second die com

重要度の理由帯域幅と熱管理

US11791233B1 ★★★ 全文

Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging

KEPLER COMPUTING INC 2023-10-17 Ferroelectric

主担当: Bonding Bonding熱処理

何の発明かAI処理システム用のチップレットと多次元パッケージング

課題従来のパッケージ技術では、メモリダイと計算ダイが垂直に配置されるため帯域幅制限があり、また熱管理も困難である。

解決手段計算ダイとメモリダイを水平方向に配置することで帯域幅を向上させ、さらにフェロエレクトリックまたはパラエレクトリック Logic を含む加速器を追加して性能を向上させる。

新規性従来は垂直配置による帯域制限と熱管理の難しさがあった。本発明では水平配置により帯域幅を改善し、フェロエレクトリック Logic を使用することで高速化と低消費電力化を実現。

クレーム範囲計算ダイとメモリダイを垂直に配置せず、水平方向に配置する装置。さらに加速器としてフェロエレクトリックまたはパラエレクトリック Logic を含む装置。

重要度の理由帯域幅制限、熱管理

KR102902971B1 ★★★ 要約

Fully molded bridge interposer and method of making the same

2025-12-19 Interposer/Pkg

主担当: Bonding Bonding

何の発明か橋接間隔子とその製造方法を含む半導体デバイス

解決手段超高密度の銅柱と高いビア配置精度により、微細なピッチでの配線を実現。

新規性従来は低r2値のビアを使用していたが、本発明では0.5以上のr2値を持つビアを使用することで、高密度配線を可能にした。

クレーム範囲橋接基板上に超高密度銅柱とビアを配置し、その周囲に半導体ダイを取り付け、さらに前側と後側の積層互連構造を形成することで、微細なピッチでの配線を実現した半導体デバイス。

重要度の理由r2 value, copper studs, ultra-high density

US12113005B2 ★★★ 全文

Packages with Si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-10-08 Interposer/Pkg

主担当: Metal Metal

何の発明かSi-less interposerを使用したパッケージとその形成方法

課題複数のデバイスダイを同一パッケージに組み込むためのインターポーザが必要であり、従来は半導体基板を使用していたが、コストや製造工程が複雑化していた。

解決手段金属配線とメタルビアを持つ Redistribution 構造を形成し、その上に Si-less のインターポーザとデバイスダイを配置することで、コスト削減と簡易な製造工程を実現した。

新規性従来は半導体基板を使用していたが、本発明では Si-less のインターポーザを使用し、金属配線とメタルビアの組み合わせにより Redistribution 構造を形成している。

クレーム範囲Si-less のインターポーザ上に Redistribution 構造を形成し、その上にデバイスダイを配置したパッケージとその形成方法を保護する。

重要度の理由半導体基板を使用せず、Si-less のインターポーザを使用すること

US12368137B2 ★★★ 全文

High bandwidth die to die interconnect with package area reduction

APPLE INC 2025-07-22 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か分割されたSoCコアを含む折りたたみ型パッケージ構造の実装

課題モバイルデバイス向けに小型化と高性能化が求められる中、SoC設計が複雑化し、設計検証の負荷が高まっている。

解決手段垂直インタポーザーとローカルインタポーザーを組み合わせた折りたたみ型ダイアレンジメントにより、SoCコアを分割して小型化する。

新規性従来は単一のダイ上で微細加工を行うが、本発明では垂直と横方向に異なるインタポーザーを使用することで複数のダイを分割し接続する。

クレーム範囲下部パッケージ構造には第一配線層、第一ダイ、垂直インタポーザー、第二ダイ、ローカルインタポーザー、および導電柱が含まれており、これらは電気的に接続されている。さらに上部パッケージ構造も電気的に接続される。

US10910357B2 ★★★ 全文

Semiconductor package including hybrid bonding structure and method for preparing the same

NANYA TECHNOLOGY CORP 2021-02-02 Interposer/Pkg

主担当: Bonding BondingCMPMetal

何の発明か半导体芯片之间的混合键合结构及其制备方法

課題半导体器件小型化导致的复杂制造工艺和材料组合带来的挑战。

解決手段通过在两片芯片之间使用有机屏障层和无机屏障层组成的混合键合结构实现芯片堆叠，同时利用TSV结构中的突出部增强连接稳定性。

新規性传统方法中未见采用具有突出部的TSV与芯片上的焊垫直接键合的技术。本发明通过这种设计提高了连接可靠性。

クレーム範囲[原文] 1. A semiconductor package structure comprising: a first die having a first front side and a first back side opposite to the first front side, wherein the first die includes a first through-silicon via (TSV) structure exposed through the first back side, and the first TSV structure comprises a protr

US11854945B2 ★★★ 全文

Underfill material flow control for reduced die-to-die spacing in semiconductor packages

TAHOE RES LTD 2023-12-26 Interposer/Pkg

主担当: 設計設計

何の発明か半导体器件的下填充材料流动控制

課題随着对更小电子设备的需求，需要一种能够减少芯片间距并支持更高电路密度和低翘曲度的半导体封装技术。

解決手段通过在第一半导体芯片与硅中介层之间设置金属屏障结构，并使用不接触第一芯片的下填充材料层来控制流动，从而实现减小芯片间距。

新規性传统方法中，下填充材料可能接触到所有芯片。本发明中，仅让下填充材料接触第二芯片和金属屏障结构，而不直接接触第一芯片。

クレーム範囲[原文] 1. A semiconductor package, comprising: first and second adjacent semiconductor dies separated by a spacing; a silicon interposer structure disposed below and electrically coupling the first and second semiconductor dies, wherein the first semiconductor die is coupled to the silicon interposer struc

US12406959B2 ★★★ 全文

Post CMP processing for hybrid bonding

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2025-09-02 Interposer/Pkg

主担当: Bonding BondingCMP

何の発明か微電子アセンブリの形成方法

課題ダイが積層された構造において、ダイ間の正確な接合を確保するためのプロセス

解決手段化学機械研磨（CMP）後のダイ表面の平坦化後、ダイ上の開口部を形成し、直接ハイブリッド接合を行うことでダイ間の正確な接合を実現。

新規性従来はダイが積層された後に接合面に開口部を開ける。本発明ではダイを平坦化後、接合前に開口部を開けることで精度を向上。

クレーム範囲[原文] 1. A microelectronic assembly, comprising: a first substrate having a bonding surface, the bonding surface of the first substrate having a planarized topography; a first plurality of electrically conductive features at the bonding surface of the first substrate; a second substrate having a bonding s

重要度の理由直接ハイブリッド接合, 化学機械研磨, 開口部形成

US12463140B2 ★★★ 全文

Flexible interposer for semiconductor dies

MICRON TECHNOLOGY INC 2025-11-04 Interposer/Pkg

主担当: 設計設計

何の発明か柔軟なインターポーザを使用した積層ダイの構築

課題従来の積層ダイ間のSpacerにより、 Wire Bondingに必要な十分な空間が確保されず、パッケージ強度が低下し、損傷リスクが高まる。

解決手段柔軟なインターポーザを使用してダイ間のSpacerを薄くし、Wire Bondingとダイスタックの寸法制約を緩和する。

新規性従来は厚いSpacerを使用していた。本発明では柔軟なインターポーザにより、ダイ間のSpacerを薄くし、 Wire Bondingとパッケージングの寸法制約を解決する。

クレーム範囲[原文] 1. A semiconductor device assembly, comprising: a first semiconductor die; a second semiconductor die in a stacked arrangement with the first semiconductor die; and a flexible interposer disposed between the first semiconductor die and the second semiconductor die, comprising: a first flexible layer

US11688656B2 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2023-06-27 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子機器の小型化、多機能化、大容量化により、複数の半導体チップを含む半導体パッケージが求められ、印刷回路板では高集積化に対応できず、インタポーザを使用した接続が必要となった。

解決手段インタポーザとそのを含む半導体パッケージにより、複数の半導体チップ間の接続を実現し、印刷回路板への適応性を向上させた。

新規性従来は単純な構造で、インタポーザと半導体パッケージとの間に直接的な接続が難しかった。本発明では、ダム構造とマolding層の使用により、より柔軟な接続が可能となった。

クレーム範囲インタポーザとそのを含む半導体パッケージは、複数の半導体チップ間の接続を実現し、印刷回路板への適応性を向上させた構造を保護している。

重要度の理由インターポーザー, semiconductor package, dam 構造, molding

US12469836B2 ★★★ 全文

High bandwidth memory stack with side edge interconnection and 3D IC structure with the same

ND HI TECH LAB INC 2025-11-11 Interposer/Pkg

主担当: 設計設計

何の発明かIC構造を提案し、高帯域幅メモリスタックとロジックダイを積層。

課題従来の2.5D/3D ICでは、垂直積層によるダイ間信号伝送遅延や熱管理が課題となっていた。

解決手段サイドエッジ接続を持つ高帯域幅メモリスタックとロジックダイを水平方向に積層し、ダイ間信号伝送遅延を低減。さらに、上向き・横向きの熱伝導層を設け、熱管理を改善。

新規性従来はTSVを使用していたが、本発明ではTSVなしでダイ間接続を行う。また、垂直積層ダイ間の信号伝送遅延を低減するためのサイドエッジ接続を採用。

クレーム範囲[原文] 1. An IC structure comprising: a first memory stack comprising: a plurality of semiconductor dies horizontally separate from each other, wherein each semiconductor die comprises a top surface, a bottom surface opposite to the top surface, and four sidewalls comprising a first sidewall, a second side

US12538819B2 ★★★ 全文

Inductor RF isolation structure in an interposer and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-01-27 Interposer/Pkg

主担当: Bonding Bonding

何の発明かインダクタRF隔離構造とその形成方法

課題インタポーザ内に伝送される信号間のRF干渉が高周波信号伝送を妨げる可能性がある。

解決手段インタポーザ内の特定領域間に配置されたインダクタ構造により、隣接する半導体ダイ間のRF干渉を抑制する。

新規性従来は直接接触または近傍に配置されるが、本発明ではインダクタが垂直方向に隔てられた複数の閉路構造を持つ。

クレーム範囲インタポーザ内に配置されたインダクタ構造とその形成方法を保護。インダクタは Spiral-like metal line-via routing 構造を含み、垂直方向に隔てられた複数の閉路構造を持つ。

US12543597B2 ★★★ 全文

Partitioned overlapped copper-bonded interposers

AVAGO TECH INT SALES PTE LID 2026-02-03 Interposer/Pkg

主担当: 設計設計

何の発明か複数のチップレットを組み合わせたインタポーザーとプロセッサ

課題大型化したプロセッサモジュールの製造が困難でコストが高い。

解決手段複数のアクティブ・パッシブインタポーザーを配置し、橋接器を使用して機能的に大きなインタポーザーを作り出す。

新規性従来は単一の大規模ダイを使用していたが、本発明では複数の小さなダイを組み合わせて製造コストと出力効率を改善。

クレーム範囲複数のインタポーザーと橋接器を使用して、プロセッサコア間の電子通信を行う構成。

重要度の理由processor modules, インターポーザーs, hybrid copper bonding

US12532780B2 ★★★ 全文

Hybrid bonding for semiconductor device assemblies

MICRON TECHNOLOGY INC 2026-01-20 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体ダイをウェーファー上に直接接合する構造

課題従来のチップオンウェーファ（CoW）プロセスでは、個々のダイの取り扱いが困難になり、積層率も低下する。

解決手段異なる材料間の直接接合により、ダイ間の高さを減らし、積層数を増やす。金属とデバイス間で化学結合を形成して接続を作成。

新規性従来は空隙のある接合を使用していたが、本発明では金属間とデバイス間の空隙なしの直接接合を行う。さらに、ダイリジウム層に窒素濃度勾配を形成する。

クレーム範囲半導体ダイとウェーファー間で直接接合を行い、金属間とデバイス間の空隙なしの接合を作成すること。

重要度の理由半導体ダイをウェーファー上に直接接合する技術

US12424605B2 ★★★ 全文

Hybrid bonding with uniform pattern density

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-09-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明かチップ間のハイブリッド接合構造と方法

課題従来のチップ接合法では、パターン密度の非一様性や接合不良が問題となっていた。

解決手段本発明は、チップ上の金属パッドを均一な間隔で配置し、それらを対応する金属パッドに直接接合することで、パターン密度の一様性と接合の安定性を向上させている。

新規性従来は非一様なパターン密度が問題だった。本発明では均一な間隔で配置した金属パッドを使用し、接合の品質を改善している。

クレーム範囲[原文] 1. An integrated circuit structure comprising: a first chip comprising: a first semiconductor substrate comprising a bottom surface; a surface dielectric layer comprising a top surface, wherein the top surface is higher than the bottom surface of the first semiconductor substrate; a first plurality

重要度の理由ハイブリッドボンディング, uniform pattern density

US12341114B2 ★★★ 全文

Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling

INTEL CORP 2025-06-24 Interposer/Pkg

主担当: Bonding Bonding

何の発明か微小電気部品を互いに接続するためのダイレベルインターポーザと複数のダイ

課題異なるピッチを持つダイを積層した場合、信号伝送が困難になる。

解決手段異なるピッチを持つダイを積層するために、ダイレベルインターポーザを使用し、それぞれ異なるピッチで接合する。

新規性従来は同一のピッチを持つダイのみを設計していたが、本発明では異なるピッチを持つダイも効率的に組み合わせることができる。

クレーム範囲[原文] 1. A microelectronic assembly, comprising: a die-level interposer having a first surface and an opposing second surface; a first die coupled to the first surface of the die-level interposer by a first hybrid bonding region having a first pitch; and a second die coupled to the second surface of the d

重要度の理由異なるピッチのダイを効率的に組み合わせる方法

US12205924B2 ★★★ 全文

Semiconductor packages with chiplets coupled to a memory device

INTEL CORP 2025-01-21 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットとメモリデバイスを接続する半導体パッケージ

課題従来は1つのアクティブダイが1つまたは複数のメモリダイに接続されるが、本発明では異なるチップレットが異なるメモリチャネルに接続できるようにした。

解決手段異なるチップレットを異なるメモリチャネルに接続するための橋とビアを使用し、パッケージ内のダイ配置を柔軟化した。

新規性従来はアクティブダイが1つのメモリダイに接続されるが、本発明では複数のチップレットが異なるメモリチャネルに接続できるようにした。

クレーム範囲パッケージには基板とその上にあるデバイス、異なる位置で配置された4つのダイと橋、そしてビアが含まれる。これらの構造は異なるチップレットを異なるメモリチャネルに接続するためのものである。

重要度の理由半導体パッケージ、チップレット、メモリデバイス

US12113026B2 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2024-10-08 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かマルチチップパッケージにおけるダイ間接続構造の提供方法

課題多機能性とコスト削減を実現するため、ダイ間の高密度接続が必要だが、有機基板での微細な互結線の形成が困難。

解決手段Si橋を使用し、ダイ間の微細な接続を実現。有機基板内や基板とダイ層間に配置することでコスト効率を改善。

新規性従来は大型のSiインタポーザとTSVが必要だったが、本発明では小型のSi橋を使用し、接続密度を大幅に向上。

クレーム範囲基板上に配置された2つのダイ間で接続するためのSi橋を含むマルチチップパッケージ。橋はダイの一部を覆い、ダイ間の微細な接続を実現。

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US12564057B2 ★★★ 全文

Chiplet interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-02-24 Interposer/Pkg

主担当: Metal MetalLitho

何の発明かチップレット用のダイエクシポーザーを形成する方法

課題電子デバイスの小型化と高度な機能性実現に向けた効率的なパッケージング技術の不足

解決手段ダイエクシポーザーはダイエリックフィル層から構成され、半導体チップを介して電気的に接続する Redistribution 構造を用いる。

新規性従来はSi基板を使用していたが、本発明ではコスト効果の高いダイエリックフィル層を使用し、ストレス集中を低減。

クレーム範囲チップレットパッケージには、半導体チップとダイエクシポーザー間で電気的に接続する Redistribution 構造を含む。ダイエクシポーザーはダイエリックフィル層から形成され、Si基板とは異なり、ストレス集中を低減。

US12230582B2 ★★★ 全文

Embedded die on interposer packages

INTEL CORP 2025-02-18 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに埋め込まれたダイと贯穿孔インタポーザを使用した構造

課題電子デバイスが小型化する中、これらのデバイスのフットプリントを小さくすることが重要であり、これにはパッケージ間のワーページやz高度の減少が含まれる。

解決手段贯穿孔インタポーザと埋め込まれたダイを使用し、前後方向での電気伝導性を持つ貫通配線により、バックサイドパッケージ接続を実現しつつワーページやz高度を最小限に保つ。

新規性従来は独立したダイとパッケージを使用していたが、本発明では贯穿孔インタポーザと埋め込まれたダイを使用することで、バックサイド接続を実現し、ワーページやz高度を最小限に保つ。

クレーム範囲贯穿孔インタポーザと埋め込まれたダイを有するパッケージの構造を保護しており、貫通配線が前後方向で電気的に接続され、バックサイドパッケージ接続や積層ダイを実現できる。

重要度の理由through-via インターポーザー, embedded die

US12424561B2 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2025-09-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か半導体パッケージにインタポーザを設置する

課題電子製品市場で小型化と軽量化が求められる中、記憶容量の増加により薄型化した半導体パッケージでの信頼性向上が必要。

解決手段基板上に再配線層（RDL） (RDL) を設け、その上部に垂直コンダクティブビアとインタポーザを配置し、複数の半導体チップを水平方向に配置して重ね合わせることで信頼性を向上。

新規性従来は単一の基板上にチップを配置する。本発明ではインタポーザを使用することで、異なるチップ間の接続を改善。

クレーム範囲半導体パッケージには拡張領域と複数のインタポーザが設けられ、各インタポーザは基板上の凹部に配置され、それぞれに上部ピンと貫通電極が設置される。さらに、複数の半導体チップがこれらの構造に接続されて水平方向に配置される。

重要度の理由semiconductor package, インターポーザー, 再配線層（RDL）, vertical conductive via

US12300579B2 ★★★ 全文

Liquid cooled interposer for integrated circuit stack

INTEL CORP 2025-05-13 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か冷却用インターポーザーと積層チップ

課題電子製品向けの高速化、小型化、薄型化を図るため、適切な接続密度を確保することが難しくなる。

解決手段微細流体チャネルを持つインターポーザを使用し、複数のICチップ間の高密度接続を実現。

新規性従来は単一のICチップに限られていたが、本発明では複数のICチップ間での高密度接続が可能となった。

クレーム範囲微細流体チャネルを持つインターポーザと複数のICチップを積層した構造を保護している。

重要度の理由microfluidic channels, インターポーザー, IC chips

US11594493B2 ★★★ 全文

Ceramic interposers for on-die interconnects

INTEL CORP 2023-02-28 Interposer/Pkg

主担当: 設計設計

何の発明かセラミックインターポーザを使用したダイ分割パッケージング

課題パッケージング中に半導体デバイスのミニaturizationにより有用な信号間の接続が損なわれる可能性。

解決手段セラミックインターポーザは、I/Oチップとパッケージサブストリート間に隔板として機能し、銅柱接続によりシーブンダイフューズ問題を低減。異なるセラミック化学物質が用途に応じて選択される。

新規性従来のシリコンインターポーザではSiのドパント選択が限られているが、セラミックは多様な電気的特性を提供。例えば、信号損失を低減するために損失の少ないセラミックダイレクトに使用される。

クレーム範囲半導体ダイとサブストリート間に配置され、その上部面が第一半導体ダイと同じ高さにあるセラミックインターポーザを含む半導体デバイス。さらに、セラミックインターポーザの上部面上に第二半導体ダイが配置される。

US12362293B2 ★★★ 全文

Double seal ring and electrical connection of multiple chiplets

MARVELL ASIA PTE LTD 2025-07-15 Interposer/Pkg

主担当: 設計設計

何の発明かチップレット間の電気的接続と封止リングを有する電子デバイス

課題チップレットやモジュールの組み合わせ方により異なるチップの製造が可能であるが、その接続方法が限定されている。

解決手段異なるチップレット間に電気的接続を形成し、封止リングを使用して Chipslet を物理的に隔離する。

新規性従来は独立したチップレット間の直接的な電気的接続が難しかった。本発明では、外部のダイエクトライトサブstrate 上に配置された封止リングと電気接続を用いて複数のチップレット間の電気信号伝送を実現。

クレーム範囲独立特許1は、異なるチップレット間に電気的接続を形成し、外部のダイエクトライトサブstrate 上に配置された封止リングを使用して複数のチップレット間で電気信号を伝送する電子デバイス。

US12154890B2 ★★★ 全文

Multi-tier IC package including processor and high bandwidth memory

HUAWEI TECH CO LTD 2024-11-26 Interposer/Pkg

主担当: CMP CMP熱処理

何の発明かAPダイスと高帯域幅メモリを含む多層ICパッケージ

課題単一のICでは十分な処理能力が得られないため、複数のICをパッケージ化してより高い処理能力を得る必要性。

解決手段ファンアウト層とAPダイス、再配線層（RDL） (RDL)、高帯域幅メモリ、およびEncapsulantを使用し、APダイスと高帯域幅メモリ間の無線通信を実現。

新規性従来はPOPパッケージで最大25.6GBpsのピーク帯域幅しか提供しなかったが、本発明では高帯域幅メモリとAPダイス間の無線通信を可能にし、よりコンパクトな構造で高い帯域幅を実現。

クレーム範囲ファンアウト層、APダイス、RDL、高帯域幅メモリ、封止材、導電性ポスト、Through Mold Vias (TMVs) を含むICパッケージの構造。

重要度の理由Package on Package, high bandwidth memory, Through Mold Vias

US12218040B2 ★★★ 全文

Nested interposer with through-silicon via bridge die

INTEL CORP 2025-02-04 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージの構造を提案

課題多チップ統合アーキテクチャにより小型化と高性能化が求められるが、現在のアーキテクチャは形式要因が大きすぎる。

解決手段インタポーザーに穴を掘り、その中で別のデバイスを配置することで、チップ間の接続を短縮し、パッケージサイズを小型化する。

新規性従来は単一のチップのみを使用していたが、本発明ではインタポーザー内に別のデバイスを埋め込むことで、複数のチップ間の接続を効率化している。

クレーム範囲電子パッケージは、インタポーザーとその中に配置された別のデバイスにより構成され、これらは異なるプロセスノードで製造されたチップを統合する。

重要度の理由多チップ統合、インタポーザー、TSV

US12424574B2 ★★★ 全文

Polymer coated semiconductor devices and hybrid bonding to form semiconductor assemblies

MICRON TECHNOLOGY INC 2025-09-23 Interposer/Pkg

主担当: CMP CMPDryエッチWetMetal成膜

何の発明かポリマー被覆された半導体デバイスとハイブリッド接合による半導体アセンブリ

課題薄い半導体デバイスの側壁が製造過程で損傷を受けやすいこと。

解決手段側壁をポリマー被覆し、デバイス間をハイブリッド接合することで、側壁からの粒子や欠陥による問題を防ぐ。

新規性従来は側壁が直接損傷を受けやすい。本発明では側壁をポリマーで被覆することで保護する。

クレーム範囲第一半導体デバイスと第二半導体デバイスをハイブリッド接合し、両者の側壁外表面が対応して配置されること。

重要度の理由ポリマー被覆とハイブリッド接合

US11742328B2 ★★★ 全文

Thermally efficient semiconductor device assemblies including interposers carrying a subset of the external contacts of the assembly, and methods of making the same

MICRON TECHNOLOGY INC 2023-08-29 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体デバイスアセンブリとその製造方法

課題薄型かつ熱効率の良い半導体デバイスアセンブリの設計が難しくなる問題。

解決手段インタポーザを基板の裏側に設置し、コントローラダイと一部の外部接点を配置することで、コントローラダイへの熱伝導を改善。また、インタポーザ上に球面配線アレイを使用してパッケージサイズを維持。

新規性従来は厚みのある基板とメモリダイの間にスパッタが必要だったが、本発明ではインタポーザを使用することで厚さとコストを削減。さらに熱伝導効率も向上。

クレーム範囲基板に複数の内部接点と外部接点を持つ半導体デバイスアセンブリにおいて、インタポーザを基板の裏側に設置し、コントローラダイと一部の外部接点を配置することで、薄型かつ熱効率の良い構造を実現。

重要度の理由背景技術・発明の概要・独立クレームに登場する語句を使用

US12347784B2 ★★★ 全文

Interposer with step feature

INTEL CORP 2025-07-01 Interposer/Pkg

主担当: Metal Metal

何の発明かziggurat形状を持つインターポーザー

課題モバイル電子デバイスの小型化によるパッケージング密度向上と性能改善

解決手段ステップフィーチャーを有するziggurat形状のインターポーザーを使用して、ダイ間の電気的接続を実現。

新規性従来は平面的なインターポーザー。本発明ではステップフィーチャーを持つziggurat形状のインターポーザーを使用。

クレーム範囲[原文] 1. An interposer apparatus comprising: a first side; a second side adjacent to and substantially perpendicular to a first plane of the first side, wherein the second side includes a plurality of step features that include: a first face in a second plane substantially parallel to the first plane of t

US11705391B2 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2023-07-18 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージの製造方法

課題大型ウェーフによるインタポーザや半導体パッケージの翹曲抑制

解決手段上部被膜層と下部被膜層の圧縮応力を制御し、インタポーザの翹曲を抑える。さらに、接続パターンと接点パッド間の厚さ差を調整する。

新規性従来は単純な被膜構造を使用していたが、本発明では上部被膜層と下部被膜層の圧縮応力差を利用し、インタポーザの翹曲を抑制している。

クレーム範囲独立特許請求の範囲1は、基板上の通電孔を通じて下部導電層と金属接続パターンを電気的に接続するインタポーザの製造方法を保護している。

US12278222B2 ★★★ 全文

Method of fabricating semiconductor package including sub-interposer substrates

SAMSUNG ELECTRONICS CO LTD 2025-04-15 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージの製造方法

課題高密度かつ高性能な半導体パッケージの実装技術を提供する。

解決手段複数のサブインターポーザー基板を使用し、互いに接続することで高密度化と電気特性の改善を達成。

新規性従来は単一の基板上にチップを配置するが、本発明では複数のサブインターポーザー基板を使用し、互いに接続することで高密度化と電気特性の改善を実現。

クレーム範囲[原文] 1. A method of fabricating a semiconductor package, comprising: providing a first sub-interposer substrate, which includes a first base layer and an interconnection pattern provided in the first base layer, the interconnection pattern horizontally-extending in the first base layer; forming an integr

重要度の理由semiconductor package, sub-インターポーザー基板s, interconnection pattern

US12170275B2 ★★★ 全文

Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer

MICRON TECHNOLOGY INC 2024-12-17 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリとグラフィックスプロセッシングユニットを統合する半導体装置

課題従来のハイバンドwidthメモリは、DRAMチップスタックとTSVを使用し、特定のパッケージング構造が必要で、組み込みが複雑である。

解決手段基板上に直接メモリデバイスとプロセッシングユニットを接続し、これらが基板を通じて直接通信できるようにすることで、組み込みが簡略化される。

新規性従来は個別の基板上で動作するメモリデバイスとプロセッサを統合。本発明では基板上にこれらを直接接続し、効率的な通信を実現。

クレーム範囲半導体装置は、基板の下側に形成された再配線層（RDL）を通じてメモリデバイスとプロセッシングユニットを直接接続する構造。TSV を用いて BEOL レイヤーと再配線層（RDL）の間で電気的に接続される。

重要度の理由semiconductor device assembly, interconnects, 基板, memory devices, processing unit, 再配線層（RDL）

US11810882B2 ★★★ 全文

Solder based hybrid bonding for fine pitch and thin BLT interconnection

MICRON TECHNOLOGY INC 2023-11-07 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か半導体デバイス間のハイブリッド接合構造と方法

課題従来のパッケージング技術では、微細なピッチでのメカニカル安定性や溶接非浸潤性、TSV凹部などの問題が存在する。

解決手段ポリマー層間の接合と溶接 bumps-TSV の接合を組み合わせたハイブリッド接合技術により、微細なピッチでの接続密度を向上させつつ、メカニカル安定性を確保する。

新規性従来は単一の材料による接合を使用していたが、本発明ではポリマー層と溶接 bumps-TSV の組み合わせにより、微細なピッチでの信頼性を向上させている。

クレーム範囲独立特許請求の範囲1は、第一半導体デバイスと第二半導体デバイスをポリマー層間で接合し、溶接 bumps を TSV に延展することで微細なピッチでの高密度接続を実現している。

重要度の理由microelectronic devices, solder bumps, シリコン貫通ビア（TSV）s, polymer-polymer bonding

US12610835B2 ★★★ 全文

Interposer substrate, package structure and manufacturing method of package structure

2026-04-21 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板、パッケージ構造およびその製造方法を提供する。

課題半導体デバイスの高度化に伴い、より小型化と高速化が求められ、インタポーザ基板による電気的接続が必要となるが、従来のインタポーザ基板では十分な機能を提供できていない。

解決手段インタポーザ基板には橋接デバイスとメモリ（深 trenches型コンデンサ含む）を配置し、これらは基板内に形成され、かつ基板の上表面と同一平面にある。さらに、インタポーザ基板にはTSVとIPDが設けられ、これらの配置によりパッケージ構造の機能性が向上する。

新規性従来は単純なインタポーザ基板のみを使用していたが、本発明では深 trenches型コンデンサを含むメモリとTSV、IPDを配置することでより高度なパッケージ構造を実現している。

クレーム範囲インタポーザ基板には橋接デバイス、深 trenches型コンデンサを持つメモリ、TSV、およびIPDが配置され、これらは基板内に形成される。さらに、複数の半導体ダイがこのインタポーザ基板に接合・電気的に接続され、最終的には Wiring 基板にも接合される。

重要度の理由深溝（ディープトレンチ）型コンデンサ, TSV, IPD

US11682627B2 ★★★ 全文

Semiconductor package including an interposer

SK HYNIX INC 2023-06-20 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにインタポーザを含む構造

解決手段下チップと上チップをパッケージサブストラート経由で電気的に接続し、インタポーザを使用して信号伝送を効率化。

新規性従来は単一のチップ間で直接接続されていた信号が、下チップ内の機能ブロックを通じて上チップと接続される。また、インタポーザには垂直貫通電極が設けられ、上下チップ間の信号伝送を可能にする。

クレーム範囲[原文] 1. A semiconductor package comprising: a package substrate; a lower chip, an interposer, and an upper chip which are stacked on the package substrate; and bonding wires electrically connecting the lower chip to the package substrate, wherein the lower chip comprises: first and second lower chip pads

重要度の理由半導体パッケージ、インタポーザ、下チップ、上チップ

US11728255B2 ★★★ 全文

Interposer and semiconductor package including same

SAMSUNG ELECTRONICS CO LTD 2023-08-15 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子デバイスが小型化し、機能性が向上する中、高密度集積度が必要となり、インタポーザを使用した多チップパッケージの実現が求められている。

解決手段インタポーザには redistribution pattern を含む基板と、その上に配置された下部保護層、下部電極、そしてインデントが設けられ、これらの構造により高信頼性を達成している。

新規性従来は平坦な sidewall が要求されていたが、本発明では曲線形状の sidewall を用いることで、より平滑な接続を実現している。

クレーム範囲インタポーザには基板とその上に配置された redistribution pattern、下部保護層、下部電極、そしてインデントが含まれており、これらにより高信頼性の半導体パッケージが実現されている。

US11610858B2 ★★★ 全文

Packages with Si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-03-21 Interposer/Pkg

主担当: Metal Metal

何の発明かSi-less interposerを使用したパッケージとその形成方法

課題複数のデバイスダイを同一パッケージに統合するための効率的な構造が必要である。

解決手段 Redistribution 構造を用いた Si-less インターポーザーの実装により、複数のデバイスダイを効率的に統合できる。

新規性従来は半導体基板を使用したinterposerだったが、本発明ではSi-less interposerを使用することで、コスト削減と小型化が可能となった。

クレーム範囲[原文] 1. A package comprising: a redistribution structure comprising: a first plurality of dielectric layers; a plurality of redistribution lines extending into the first plurality of dielectric layers, wherein top surfaces of the plurality of redistribution lines are higher than top surfaces of respectiv

US12218099B2 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2025-02-04 Interposer/Pkg

主担当: Metal Metal

何の発明かインタポーザとそのを含む半導体パッケージの提供

課題高品質要件とHBMの採用により、インタポーザのサイズが増大し、プロセス難易度が上昇し、製造効率が低下するリスクがある。

解決手段異なるプロセス難易度を持つ複数の接続構造を分離して配置し、単一の保護層内で並列に配置することで、プロセス難易度を分散し、製造効率と出力を向上させつつ、インタポーザの面積を確保する。

新規性従来は同一のインタポーザ上で複数の半導体チップを重ねて配置。本発明では、異なるプロセス難易度を持つ接続構造を分離して配置することで、各プロセス段階での難易度を分散させている。

クレーム範囲インタポーザは複数の接続構造を含み、これらは保護層内で並列に配置され、それぞれ異なる Redistribution コンダクターを持つ。さらに、異なる接続構造間には空間があり、これらの間に保護層が形成される。半導体チップはこれらの接続構造上に配置され、相互に電気的に接続される。

US12588527B2 ★★★ 全文

Dielectric interposer with electrical-connection cut-in

MICRON TECHNOLOGY INC 2026-03-24 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明かダイエレクトリックインターポーザーとその構造

課題従来のパッケージングでは、電気接続の密度が制限され、インピーダンス規格を満たすことが難しかった。

解決手段ダイエレクトリックインターポーザーに切欠きを作り、電気接続をその内側に配置することで、インピーダンス規格を満たしながら密度を高めることができる。

新規性従来は電気接続が外表面から露出していたが、本発明では切欠きを作り、一部の接続を内側に配置することで密度とインピーダンスを両立させた。

クレーム範囲ダイエレクトリックインターポーザーは基板層に接着され、その外表面から切欠きが形成されており、この切欠き内に電気接続が配置されている。これらの構造により、インピーダンス規格を満たしながら密度を高めることができる。

重要度の理由誘電体インターポーザー, electrical-connection cut-in

US12148729B2 ★★★ 全文

Semiconductor package structure having interposer substrate, and stacked semiconductor package structure including the same

SAMSUNG ELECTRONICS CO LTD 2024-11-19 Interposer/Pkg

主担当: 設計設計

何の発明か半導体チップを積層したパッケージ構造

課題電子機器の高度化と小型化に応えるため、チップ間の信頼性を向上させつつ薄型化する必要がある。

解決手段インタポーザーバスケットを使用し、その内側にチップを配置することで積層構造の厚さを減らす。また、チップとインタポーザー間の接着強度を改善するためのアデシブレイヤーを設ける。

新規性従来はチップとインタポーザー間で直接接続されていたが、本発明ではアデシブレイヤーを使用して信頼性を向上させた。

クレーム範囲パッケージ基板上に配置されたチップとインタポーザーバスケットの間にアデシブレイヤーを設け、積層構造の厚さを減らす。

重要度の理由インタポーザーバスケット, アデシブレイヤー, チップ積層

US12191297B2 ★★★ 全文

Facilitating alignment of stacked chiplets

TOKYO ELECTRON LTD 2025-01-07 Interposer/Pkg

主担当: Metal Metal成膜熱処理Litho

何の発明かチップレットを積層するための方法

課題従来の2次元半導体回路では単位面積あたりのトランジスタ数の増加に伴うスケーリングの難しさ。

解決手段同一基板上に配置されたチップレット間でアライメントを行う方法を提案し、それぞれが互いの鏡像となるように設計される。

新規性従来は異なるチップレット間での直接的なアライメントが必要だった。本発明では同一基板上に配置された2つのチップレットのレイアウトが互いの鏡像であることで、容易なアライメントを可能にする。

クレーム範囲[原文] 1. A method for fabricating a semiconductor device, the method comprising: generating one or more photomasks made from a two-dimensional design for fabricating a plurality of chiplets on a semiconductor substrate of a semiconductor wafer, the plurality of chiplets being component levels for a multi-

US11862557B2 ★★★ 全文

Selectable monolithic or external scalable die-to-die interconnection system methodology

APPLE INC 2024-01-02 Interposer/Pkg

主担当: Bonding Bonding成膜Litho

何の発明か多チップ構造とその製造方法

課題従来の2D、2.5D、3Dパッケージングでは、ダイ間接続が複雑化し、柔軟性に制約がある。

解決手段同一ウェーハ上に並列配置された複数のフロントエンドダイエリア間に、チップレベルでダイ間ルーティングを形成し、外部接続も可能にする。

新規性従来はダイ間接続が製造工程後に行われた。本発明では、ウェーハ上でダイ間のルーティングを形成することで、ダイの切り離し後に直接接続または外部接続を選択可能。

クレーム範囲ウェーハ上に並列配置された2つのフロントエンドダイエリア間に、チップレベルでダイ間ルーティングと選択デバイスを形成し、その接続性を提供する多チップ構造。

重要度の理由multi-die 構造, BEOL build-up 構造, chip-level die-to-die routing

US11476203B2 ★★★ 全文

Die-to-die routing through a seal ring

APPLE INC 2022-10-18 Interposer/Pkg

主担当: 成膜成膜Litho

何の発明かダイ間 routng 架構の形成方法

課題従来の MCM 技術では、ダイサイズが約32mmに制限される問題。

解決手段BEOL ビルアップ構造内にダイ間 routng を形成し、ダイエリアとダイ切断領域を跨いで接続する方法。

新規性従来はダイエリア内で形成された routng。本発明では BEOL ビルアップ構造内に形成され、ダイ間接続が可能となった。

クレーム範囲[原文] 1. A die structure comprising: a semiconductor substrate; a first front-end-of-the-line (FEOL) die area of a first die patterned into the semiconductor substrate; a dicing area adjacent the first FEOL die area; and a back-end-of-the-line (BEOL) build-up structure spanning over the first FEOL die are

重要度の理由back-end-of-the-line build-up 構造, die-to-die routing

US11127776B2 ★★★ 全文

Hybrid bonding method for semiconductor wafers and related three-dimensional integrated device

Lfoundry Srl 2021-09-21 Interposer/Pkg

主担当: Bonding BondingCMPMetal熱処理

何の発明か半導体ウェーファーをハイブリッド接合する方法

課題従来のワイヤーレス接合法では電気的接続が制限され、金属接合法では不要なメタル化が必要である。

解決手段特定のシロキサンポリマーを使用してウェーファーを接合し、加熱処理を行うことで接合と同時にシロキサンポリマーが収縮する。

新規性従来は重圧が必要だったが、本発明ではウェーファーの自重だけで接合可能。また、特定のシロキサンポリマーを使用することで電気的接続と機械的安定化を同時に達成。

クレーム範囲[原文] 1. A hybrid bonding method for bonding together two semiconductor wafers, each semiconductor wafer having a plurality of mutually spaced conductive pads exposed on a top surface of the wafer and defining recesses therebetween, the method comprising the steps of: a1) depositing on a first semiconduct

重要度の理由ハイブリッドボンディング, siloxane polymer

US11488882B2 ★★★ 全文

Die-on-interposer assembly with dam structure and method of manufacturing the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-11-01 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明かインタポーザ上のダイと Dam スtructure の組み立て方法

課題インタポーザ上にダイを配置し、その周囲に Dam 構造を設置することで、ダイ間の短絡や汚染を防ぐ。

解決手段インタポーザ上にダイを配置し、その対角位置に Dam 構造を設置。Dam 構造の高さは接点より低く、幅は接点より広い。

新規性従来のパッケージングではダイ間の短絡や汚染防止が難しかったが、本発明ではインタポーザ上に Dam 構造を設置することで解決。

クレーム範囲[原文] 1. A package comprising: a chip; a die bonded to the chip; a molding layer over the chip and surrounding sidewalls of the die; a dam structure in a corner area on the chip opposite the die, the dam structure being circular in a plane parallel to a major surface of the chip; and a first set of conduc

重要度の理由インタポーザ, Dam 構造, ダイ配置

US11587909B2 ★★★ 全文

High bandwidth die to die interconnect with package area reduction

APPLE INC 2023-02-21 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か折りたたみダイ構造によるSoCコア分割

課題モバイルデバイス向けにパッケージ面積を減らしながら高性能化と複雑化するSoC設計に対応する。

解決手段垂直インタポーザーとローカルインタポーザーの組み合わせでダイ分割を行い、水平方向と垂直方向の接続を行う。

新規性従来は単一ダイでの微細化。本発明ではSoCコアを分割し、垂直と水平の接続を実現する。

クレーム範囲第一配線層上に並べられた垂直インタポーザーとローカルインタポーザーを使用してダイを分割し、それぞれが電気的に接続される構造。

重要度の理由package area reduction, SoC cores splitting

US12599034B2 ★★★ 全文

Microelectronic structure including active base substrate with through vias between a top die and a bottom die supported on an interposer

INTEL CORP 2026-04-07 Interposer/Pkg

主担当: Bonding Bonding

何の発明か微小間隔のThrough Viaを用いた複数ダイ stacking構造

課題従来のFace to Backプロセスでは、緊密なThrough Via（TSV/TGV）ピッチ実現が困難で、上位ダイの厚さ制約がある。

解決手段基板間に微細なThrough Viaを設け、ハイブリッド接合によりダイスタック化する。

新規性従来は大径かつ長径のThrough Viaを使用していたが、本発明では短径かつ小径のThrough Viaを用いることで緊密なピッチ実現。

クレーム範囲[原文] 1. A microelectronic component including: a first substrate having first through vias therein, the first substrate including silicon or glass; a first layer on a front surface of the first substrate, the first layer including one or more first dies coupled to the first through vias; a second substra

US12062605B2 ★★★ 全文

Semiconductor package including an interposer and method of fabricating the same

SAMSUNG ELECTRONICS CO LTD 2024-08-13 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段下部パッケージと上部パッケージ間にインターポーザーを配置し、その間隙や通孔にアンダーフィル層を埋め込むことで、信頼性と堆積密度を向上させる。

新規性従来は単純な接合構造を使用。本発明ではインターポーザーと下部パッケージ間の隙間にアンダーフィル層を埋め込むことで、信頼性と堆積密度が向上。

クレーム範囲[原文] 1. A semiconductor package, comprising: a lower package substrate; a lower semiconductor chip disposed on the lower package substrate; an interposer disposed over the lower package substrate and the lower semiconductor chip; and an under-fill layer disposed between the interposer and the lower packa

重要度の理由インターポーザー, under-fill 層

US12506057B2 ★★★ 全文

Interposer device and semiconductor package structure

GLOBAL UNICHIP CORP 2025-12-23 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ装置と半導体パッケージ構造を提供する。

解決手段L字型のシグナルラインと接地線を有するインタポーザ装置により、複数の回路信号を2つの半導体デバイス間で伝送。

新規性従来は直線的なシグナルラインを使用していたが、本発明ではL字型のシグナルラインと接地線を使用することで Shielding 效果を向上させた。

クレーム範囲[原文] 1. An interposer device, configured to transmit a plurality of circuit signals between two semiconductor devices, comprising: two first bump regions, respectively coupled to the two semiconductor devices; a first channel region, connected between the two first bump regions; a plurality of first sign

重要度の理由L-shaped signal lines, ground lines

US11435523B2 ★★★ 全文

Wafer scale bonded active photonics interposer

UNIV NEW YORK STATE RES FOUND 2022-09-06 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かウェーフスケール接合されたアクティブフォトンイコープ

課題 Photonics ICチップは矩形またはridge几何形状で、SiやSiNに形成され、基板上に配置される。

解決手段Photonics ICチップとインタポーザをウェーフスケール接合し、光信号の伝送用の波導管を含むアクティブフォトンイコープを作成する。

新規性従来は単一または多結晶SiやSiNに形成された矩形またはridge几何形状の波導管を使用。本発明では、インタポーザとPhotonics ICチップをウェーフスケール接合し、垂直方向のビアを含む。

クレーム範囲インタポーザと Photonics ICチップをウェーフスケール接合し、両者の間で光信号を伝送するための垂直方向のビアを持つアクティブフォトンイコープを保護する。

US11424236B2 ★★★ 全文

Facilitating alignment of stacked chiplets

TOKYO ELECTRON LTD 2022-08-23 Interposer/Pkg

主担当: Metal Metal成膜熱処理Litho

何の発明かチップレットを積層する方法

課題従来の2D半導体回路では、スケーリングが難しくなっている。

解決手段対称的なレイアウトを使用して、チップレットを鏡像的に配置し、垂直積層構造を作成する。

新規性従来は異なるチップレット間の正確なアライメントが難しかった。本発明では共通の参考線を中心に対称的なレイアウトを使用することで、容易にアライメントできる。

クレーム範囲複数のチップレットを垂直積層構造として組み立てる方法で、各チップレットは対称的なレイアウトを持つ。

重要度の理由alignment, チップレットs, reference line

US11769741B2 ★★★ 全文

Organic interposer including a dual-layer inductor structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-09-26 Interposer/Pkg

主担当: Metal Metal

何の発明か有機インターポーザーとその形成方法

課題従来のインターポーザーは十分な力学的強度を持たず、半導体ダイとパッケージ基板を接合するプロセスに耐えられない。

解決手段複層金属構造を使用し、 redistribution interconnect structures を含む有機インターポーザーとその形成方法を提供する。

新規性従来は単一の金属線構造を使用していたが、本発明では下部金属線構造と上部金属線構造を組み合わせた複層金属構造を使用している。

クレーム範囲[原文] 1. An organic interposer comprising: interconnect-level dielectric material layers embedding redistribution interconnect structures; a dielectric capping layer overlying the interconnect-level dielectric material layers; a bonding-level dielectric layer overlying the dielectric capping layer; and a

重要度の理由有機インターポーザー, 複層金属構造, redistribution interconnect

US11842991B2 ★★★ 全文

Semiconductor device and method of forming a 3D interposer system-in-package module

STATS CHIPPAC PTE LTD 2023-12-12 Interposer/Pkg

主担当: CMP CMP熱処理

何の発明か3Dインターポーザーシステムインパッケージモジュールの製造方法

課題従来のSiPモジュールでは、高さのあるコンポーネントがある場合、上部エプソランがフラットでないため、パッケージングが困難。

解決手段異なる基板間に電気コンポーネントを配置し、その両端に溶接材を配置することで、高さのあるコンポーネントに対応した3D構造を作成。

新規性従来は平面なエプソランを使用。本発明では基板間の開口部形成と切断により、高さのあるコンポーネントに対応した3Dパッケージングを実現。

クレーム範囲異なる基板間に配置された電気コンポーネントとその周囲にエプソランを配置する方法。また、開口部形成と切断により個別の半導体パッケージを作成する方法。

US12315860B2 ★★★ 全文

Integrated circuit package for high bandwidth memory

GOOGLE LLC 2025-05-27 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリスタックとロジックダイを接続するための印刷配線回路を持つ半導体パッケージ

課題大規模なシリコンインターポーザーが必要で、コスト増加と歪みによる製造不良率低下

解決手段高帯域幅メモリスタックとの接続のために印刷配線回路を使用し、シリコンインターポーザーの使用を減らす。

新規性従来はシリコンインターポーザーを使用していたが、本発明では印刷配線回路で代替。これによりコスト削減と生産性向上

クレーム範囲印刷配線回路を用いて高帯域幅メモリスタックとロジックダイの接続を行う半導体パッケージ。シリコンインターポーザーを使用せず、印刷配線回路で代替。

重要度の理由高帯域幅メモリスタック, ロジックダイ, シリコンインターポーザー, 印刷配線回路

US11521952B2 ★★★ 全文

Spacer for die-to-die communication in an integrated circuit and method for fabricating the same

IBM 2022-12-06 Interposer/Pkg

主担当: 設計設計

何の発明か多チップ集積回路装置とその製造方法

課題ダイ分割による製造工程が複雑化し、信頼性が低下する問題。

解決手段ダイ間通信のためにスパッタを使用し、ダイは基板に直接電気的に接続され、スパッタを通じた接続は避ける。

新規性従来のSi橋やSiインターポーザーと異なり、ダイはスパッタを通じて基板に直接接続される。これにより、信頼性が向上し、製造工程が簡略化される。

クレーム範囲[原文] 1. A multi-die integrated circuit device, comprising: a substrate; two or more dice comprising components that implement functionality of the multi-die integrated circuit, wherein the components include logic gates; a spacer disposed between the substrate and each of the two or more dice, wherein ea

重要度の理由Si_インターポーザー/TSV/die_stacking

US11075116B2 ★★★ 全文

Integrated antenna on interposer substrate

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-07-27 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板上に統合されたアンテナ

課題手持ちデバイスにおける小型化と軽量化により、オフチップアンテナは面積が大きくコストが高い問題がある。

解決手段インタポーザサブストラートの背面上部に導電構造を配置し、半導体基板を通じて接地平面と電気的に接続することで、小型で低コストな統合アンテナを実現。

新規性従来は大型の接地平らが必要だったが、本発明ではインタポーザサブストラートの背面上部に導電構造を配置することで、小さな面積で大きな接地平面を作り出す。

クレーム範囲半導体基板と radiator 間に配置された grounding plane と、その下側から半導体基板を通じて grounding plane と電気的に接続された conductive 構造を含む統合アンテナ構造。さらに、through-基板 vias (TSVs) が接地平面と conductive 構造の間を電気的に接続している。

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US12444672B2 ★★★ 全文

Hybrid bonding technologies with thermal expansion compensation structures

INTEL CORP 2025-10-14 Interposer/Pkg

主担当: Bonding Bonding

何の発明かICパッケージ構造とその形成方法

課題従来のハイブリッドボンディングでは、PIと銅のCTE差により非平面性が生じる。

解決手段 cavity を用いて一部の PI 内に流動させることで CTE 差を補償し、非平面性を軽減する。

新規性従来は全開口部にPIを覆う。本発明では一部の開口部はPIなしで残す。

クレーム範囲第一基板と第二基板間のコンダクティブインタコン接合構造とダイエリクトマテリアルにより接続され、かつ一部のダイエリクトマテリアルが cavity 内に流動する IC パッケージ構造。

重要度の理由CTE compensation, ハイブリッドボンディング

US12604783B2 ★★★ 全文

Semiconductor device including a hybrid bonding structure

2026-04-14 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体デバイスにおけるハイブリッド接合構造を提供する。

解決手段パターン構造が接合インターフェースで幅が広く、その周りにシールリングが配置される。各パッドは対応するパッドと接続され、シールリングも接続されている。

新規性従来は単一の接合構造を使用していたが、本発明ではパターン構造とその周りのシールリングを用いることで、信頼性と整合性を向上させた。

クレーム範囲半導体デバイスには、基板上に配置された第1デバイス構造層、この層上に配置され電気的に接続されているインタコンネクト構造層（その表面には多数の第1パッドが存在）、第2デバイス構造層（その表面には多数の第2パッドが存在）、パターン構造（インタコンネクト構造層と第2デバイス構造層の接合インターフェースに配置）、第1シールリング（インタコンネクト構造層の表面でパターン構造を囲む）および第2シールリング（第2デバイス構造層の表面でパターン構造を囲む）が含まれる。

US11791325B2 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2023-10-17 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにインタポーザを設置する

解決手段プロセッサとメモリチップを垂直に積層し、インタポーザを使用して信号伝送と電源供給を行う。

新規性従来は水平配置のメモリチップを使用していたが、本発明では垂直積層されたメモリチップを使用する。

クレーム範囲[原文] 1. A semiconductor package, comprising: a processor, a first memory including a plurality of first memory chips; an interposer disposed over the processor and the first memory; and a second memory disposed over the interposer, the second memory including a plurality of second memory chips, wherein t

重要度の理由半導体パッケージ、インタポーザ、TSV

US11469210B2 ★★★ 全文

Semiconductor package with multiple coplanar interposers

MICRON TECHNOLOGY INC 2022-10-11 Interposer/Pkg

主担当: 設計設計

何の発明か複数のコプランアインタポーザを持つ半導体パッケージ

解決手段コoplanarな2つのインタポーザ間で橋接配線を設け、小型化と電気的接続を実現。

新規性従来は異なるインタポーザ間に直接的な電気的接続が難しかった。本発明ではRDL構造を使用して橋接配線を設けることで解決。

クレーム範囲[原文] 1. A semiconductor package, comprising: a first interposer and a second interposer laterally spaced apart from, parallel to and coplanar with the first interposer, the first interposer and the second interposer each comprising through silicon vias (TSVs); a first die extending transversely between a

US11393789B2 ★★★ 全文

Stacked circuits of III-V devices over silicon with high quality integrated passives with hybrid bonding

QUALCOMM INC 2022-07-19 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かIII-Vデバイスとシリコン上の積層回路

課題5Gや6G時代に必要な高速な無線通信能力を実現するため、異なる半導体技術間での高品質なパッシブ素子統合が必要。

解決手段異なる半導体技術のデバイスとインタコンを積層し、ハイブリッド接合により互いに電気的に接続することで、高性能な積層回路を実現。

新規性従来は単一の半導体技術を使用。本発明では異なる半導体技術間での積層とハイブリッド接合により高品質なパッシブ素子統合が可能。

クレーム範囲[原文] 1. A stacked circuit, comprising: a first tier comprising one or more first technology devices of a first semiconductor type and one or more first interconnects, at least one first interconnect being electrically coupled to at least one first technology device; and a second tier on the first tier, t

重要度の理由異なる半導体技術間での積層とハイブリッド接合

US10971478B2 ★★★ 全文

Interposer design in package structures for wire bonding applications

INTEL CORP 2021-04-06 Interposer/Pkg

主担当: 設計設計

何の発明か微小電子パッケージ構造におけるインターポーザ設計

課題従来のパッケージ構造では、ダイ間の接続が困難であり、信頼性や性能に問題があった。

解決手段異なるサイズの2つのダイを配置し、その間にインターポーザを設置することで、ワイヤーボンディングアプリケーションでの接続を改善した。

新規性従来は同一サイズのダイを使用していたが、本発明では異なるサイズのダイとインターポーザを使用することで、より効率的なパッケージングを実現した。

クレーム範囲[原文] 1. A microelectronic package structure comprising: a first die on a first side of a printed circuit board; an interposer on a second side of the first die; a second die on the second side of the first die, wherein the second die is adjacent the interposer; a first wire conductive structure, wherein

US11527496B2 ★★★ 全文

Semiconductor device comprising semiconductor die and interposer and manufacturing method thereof

AMKOR TECH SINGAPORE HOLDING PTE LTD 2022-12-13 Interposer/Pkg

主担当: 設計設計

何の発明か2.5Dパッケージや3Dパッケージの製造方法

課題インタポーザを使用した2.5Dパッケージや直接積層された3Dパッケージでは、チップ間の接続にThrough Silicon Viaが必要となり、コスト増と厚み増加が問題となる。

解決手段インタポーザと半導体ダイを接合し、ダイ側面を覆う封止材を使用することで、垂直方向の高さ制約を緩和し、製造コストを抑制する。

新規性従来はインタポーザとダイ間でThrough Silicon Viaが必要だったが、本発明では半導体ダイ側面を覆う封止材を使用することで垂直方向の高さ制約を緩和している。

クレーム範囲独立特許請求の範囲1は、インタポーザと半導体ダイを接合し、その間でThrough Silicon Viaと redistribution structureを使用した2.5Dパッケージの構造を保護している。

重要度の理由THROUGH SOLDER VIA, インターポーザー, DIE STACKING

US12451579B2 ★★★ 全文

Interposers with millimeter-wave transitions

NXP BV 2025-10-21 Interposer/Pkg

主担当: 設計設計

何の発明かミリ波エネルギーを伝送するためのインターポーザ

課題ミリ波通信などの小型化されたICはアンテナ構造との接続が必要だが、その接続が困難である。

解決手段インタポーザには波導構造とトランジション構造を設け、ミリ波エネルギーの伝送と方向性制御を行う。

新規性従来は独立したICとパッケージとの間でミリ波エネルギーを直接伝送する手段が不足していた。本発明ではインタポーザを使用して波導構造を通じて伝送し、方向性制御を行う。

クレーム範囲[原文] 1. A system comprising: an integrated circuit (IC) disposed within an IC package; an interposer circuit board (“interposer”) that includes a transition structure configured to couple millimeter-wave energy received from the integrated circuit via a first set of contact pads on a top surface of the i

重要度の理由ミリ波エネルギー伝送, インタポーザ, 波導構造, トランジション構造

US12494435B2 ★★★ 全文

Liquid metal interconnect for modular system on an interposer server architecture

INTEL CORP 2025-12-09 Interposer/Pkg

主担当: 設計設計

何の発明か液金属ウェル配列を使用したインタposer間接続

課題従来のサーバアーキテクチャでは、高密度接続が必要だが、そのために必要な力が基板に大きなスペースを占める。

解決手段液金属ウェル配列とピングリッドアレイソケットを使用して非一時的な電気的接続を提供し、高い密度機能を実現する。

新規性従来は力が必要な接続だったが、本発明では液金属ウェル配列により非一時的なゼロフォース接続を可能にした。

クレーム範囲[原文] 1. An electronic system, comprising: a first interposer comprising an electrically conductive first interposer interconnect; a processor package comprising at least one processor integrated circuit (IC), the processor package attached to a first surface of the first interposer and connected to the f

重要度の理由従来の力が必要な接続 vs. 本発明の非一時的なゼロフォース接続

US12394740B2 ★★★ 全文

Solder based hybrid bonding for fine pitch and thin BLT interconnection

MICRON TECHNOLOGY INC 2025-08-19 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か半導体デバイス間の微細接合構造

課題従来の接合技術では、10μm以下の微細ピッチでのメカニカル安定性や溶接不良、TSV凹部が問題となる。

解決手段ポリマー層と溶接突起によるハイブリッド接合を使用し、TSVを溶接突起に埋め込むことで微細ピッチでの接合性能を向上。

新規性従来は単一の材料や構造を使用していたが、本発明ではポリマー層と溶接突起によるハイブリッド接合を採用し、微細ピッチでの接合精度を改善。

クレーム範囲半導体デバイスには、基板の前面に配置されたポリマー層とその上に形成された微細ピッチの溶接突起が含まれる。さらに、各溶接突起は基板に接続され、上面から突出している。

US11594494B2 ★★★ 全文

High density interconnection using fanout interposer chiplet

APPLE INC 2023-02-28 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを用いた高密度互結構造のパッケージ

課題モバイルデバイス向けに小型化と高性能化が求められる中、ダイの入出力密度と積層数が増加し、2.5D/3Dパッケージング技術が必要となった。

解決手段半導体ダイとチップレット間の細かい配線を実現するため、コンダクティブ支柱とリディストIBUTIONレイヤーを使用した互結構造を提案。ダイはRDL上に配置され、チップレットがダイ間の接続役を果たす。

新規性従来はダイ単体で配線を行うか、複数のダイを直接接続する方法があったが、本発明ではコンダクティブ支柱とリディストIBUTIONレイヤーを使用してダイ間の細かい配線を実現。

クレーム範囲[原文] 1. A package comprising: an encapsulation layer; an interposer chiplet embedded within the encapsulation layer; a plurality of conductive pillars embedded within the encapsulation layer; and a redistribution layer (RDL) spanning over a first side of the encapsulation layer; a first component and a s

US11121120B2 ★★★ 全文

Method and system for electronic devices with polycrystalline substrate structure interposer

QROMIS INC 2021-09-14 Interposer/Pkg

主担当: Metal Metal成膜

何の発明かガリウム窒化物ベース半導体デバイス用ポリクリスターラルサイレートインタposerの製造方法

課題ガリウム窒化物をサファイア、炭素酸化物、シリコン上にヘテロエピタキシャル成長させた場合、電子/光学特性が低下するなどの不良効果が出る。

解決手段ポリクリスターラルアルニドコアとアデヒション層を含むインタposerを使用し、異なるタイプのガリウム窒化物デバイスを積層することで、接続距離を短縮し、パッケージサイズを小型化し、消費電力を低減し、帯域幅を向上させる。

新規性従来は単結晶シリコン基板を使用していたが、本発明ではポリクリスターラルアルニドを使用することで、熱膨張係数の不一致による不良効果を軽減できる。

クレーム範囲ガリウム窒化物ベース半導体デバイス用インタposerは、ポリクリスターラルアルニドコアとアデヒション層を含み、その上に電気的非導電性のバリア層が覆われており、さらに電気的に導通するビアが設けられている。

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US12332824B2 ★★★ 全文

Backside interface for chiplet architecture mixing

ADVANCED MICRO DEVICES INC 2025-06-17 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットアーキテクチャ用のバックサイドインターフェース

課題大型チップの製造コスト上昇と低収益性を解決するため、チップを複数の小型チップ（チップレット）に分割し、直接接続による効率的な通信を実現。

解決手段バックサイドインターフェースを使用して、チップレット間の直接接続を可能にする。これにより、ホストダイを介さずにチップレット間で高速な通信が可能となる。

新規性従来はホストダイ経由での通信が必要だったが、本発明ではバックサイドインターフェースを通じて直接接続による効率的な通信を実現。

クレーム範囲チップレットエリアとホストダイを介さずに直接接続するための半導体パッケージ。チップレット間で異なる通信プロトコルを使用して高速な通信が可能。

重要度の理由バックサイドインターフェース, チップレット, direct connection

US11978730B2 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on-package structures

INTEL CORP 2024-05-07 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型底面パッケージとパッケージオンパッケージ構造の製造方法

解決手段オフセットインターポーザは、ロジックデバイスとメモリデバイス間の接続問題をパッケージングプロセスで分離するための技術を提供。

新規性従来は単一の基板上にデバイスを配置。本発明では、オフセットインターポーザを使用して、異なる種類のデバイス（例：ロジックとメモリ）間の接続問題を分離。

クレーム範囲[原文] 1. A package, comprising: an interconnect structure; an interposer coupled to the interconnect structure, the interposer having a through hole therein, the interposer having a first plurality of conductive pads above a second plurality of conductive pads, and a plurality of conductive vias coupling

US12224252B2 ★★★ 全文

Magnetic core inductors in interposer

INTEL CORP 2025-02-11 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かコアレスインターポーザーにおけるインダクターの構造

課題PoINTアーキテクチャにおいて、パッチのコスト削減とFIVRインダクターの適切な配置が難しかった。

解決手段複数の積層層にインダクターを埋め込み、その構造は離散的な磁気殻と導電性内側被覆からなる。また、異なる形状や接続方法を持つ複数のインダクターを積層することでより柔軟な設計が可能となった。

新規性従来はコア付きパッチを使用していたが、本発明ではコアレス構造を採用し、薄い離散的な磁気殻を使用することでインダクターの適切な配置とコスト削減が実現した。

クレーム範囲積層層に埋め込まれた複数のインダクターは、離散的な磁気殻と導電性内側被覆から構成され、異なる形状や接続方法を持つインダクターを積層することでより柔軟な設計が可能となった。

重要度の理由コアレスインターポーザー, インダクター, 積層層

US12300619B2 ★★★ 全文

Interposer with die to die bridge solution and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-05-13 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサとダイ間橋接ソリューションに関する半導体パッケージ

課題従来のRDL構造では、金属線が厚くなると配線密度が低下する問題。

解決手段複数の無機絶縁層に形成された金属互結層と、その上部に配置された有機絶縁層内の金属再分布層を使用することで、配線密度を向上させつつダイ間橋接を実現。

新規性従来は厚い金属線を使用していたが、本発明では薄い金属線と無機絶縁層・有機絶縁層の組み合わせにより配線密度を向上させた。

クレーム範囲複数の無機絶縁層とその中に形成された金属互結層、さらにその上部に配置された有機絶縁層内の金属再分布層から構成される半導体パッケージ。

重要度の理由背景技術、発明の概要、独立クレームに登場する語句

US11810893B2 ★★★ 全文

Silicon interposer sandwich structure for ESD, EMC, and EMC shielding and protection

IBM 2023-11-07 Interposer/Pkg

主担当: 設計設計

何の発明か3DパッケージにおけるICデバイスのESD、EMI、EMC保護構造

課題電子機器の小型化を実現しながら、ICデバイスをESD、EMI、EMCから保護する方法。

解決手段互いに電磁誘導を遮断するための2つのトップインタポーザーと1つのボトムインタポーザーを使用し、TSVを通じて相互に接続することでICデバイスを包み込む。

新規性従来は個別のパッケージが必要だったが、本発明では同じインタポーザー上に複数のICデバイスを配置できる。

クレーム範囲2つのトップインタポーザーと1つのボトムインタポーザーを使用し、それぞれのICデバイスを覆い、TSVを通じて相互に接続することで、ICデバイス間の電磁誘導を遮断し、ESD、EMI、EMCから保護する。

US12142582B2 ★★★ 全文

Organic interposer including a dual-layer inductor structure and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-11-12 Interposer/Pkg

主担当: Metal Metal

何の発明か有機インターポーザーとその形成方法

課題従来のインターポーザーは十分な力学的強度を持たず、半導体ダイとパッケージ基板を接合するプロセスに耐えられない。

解決手段双層金属構造を使用し、 redistribution interconnect structures を含む有機インターポーザーを形成することで、力学的強度を向上させた。

新規性従来は単一の金属線構造のみ。本発明では下部と上部の2層の金属線構造を使用し、 Spiral-shaped copper 部分を含む。

クレーム範囲有機インターポーザーには redistribution interconnect structures を含む複数のダイ電質材料層があり、その中に双層金属構造が埋め込まれている。この双層金属構造は下部と上部の金属線構造から成り立っており、さらに接合レベルのダイ電質層によって周囲を囲まれている。

US11605603B2 ★★★ 全文

Microelectronic package with radio frequency (RF) chiplet

INTEL CORP 2023-03-14 Interposer/Pkg

主担当: 設計設計

何の発明かRF chipletを含むマイクロ電子パッケージ

課題高周波数での生成、増幅、検出が伝統的なシリコンロジックプロセスで困難。

解決手段異なる領域のダイとRFチップレット間のデータ伝送を簡略化し、電力消費を低減するための波導管を使用。

新規性従来は複雑なパッケージやインターポーザが必要だったが、本発明では異なる領域のダイとRFチップレット間でデータ伝送を行う波導管を利用。

クレーム範囲[原文] 1. A microelectronic package comprising: a package substrate; a die having a first region coupled with the package substrate by first interconnects with a first pitch; a waveguide coupled with the package substrate; and a radio frequency (RF) chip coupled with a second region of the die by second in

重要度の理由RF chip, waveguide, interconnects

US11631444B2 ★★★ 全文

High bandwidth memory system using multilevel signaling

SAMSUNG ELECTRONICS CO LTD 2023-04-18 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリシステムの構築

解決手段多レベルシグナリングを使用し、インタポーザなしでバッファダイとメモリダイを接続する。各デバイス間でデータ信号を交換し、信道の歪み補正とチャンネル間の不一致補正を行う。

新規性従来はインタポーザを使用していたが、本発明ではインタポーザなしで多レベルシグナリングを利用している。また、各デバイスが信道の歪みとチャンネル間の不一致を補正する。

クレーム範囲[原文] 1. A high bandwidth memory system, comprising: a motherboard; and a semiconductor package coupled to the motherboard, wherein the semiconductor package comprises: a package substrate mounted on the motherboard and comprising a plurality of signal lines providing a plurality of channels; a first semi

重要度の理由高帯域幅メモリシステム, 多チャンネル, バッファダイ, センシングダイ

US11862481B2 ★★★ 全文

Seal ring designs supporting efficient die to die routing

APPLE INC 2024-01-02 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かチップ構造におけるダイ間 routng のための封止構造

課題小型化と高性能化のトレードオフにより、ダイ周辺に形成される封止リングがダイ間 routng を妨げることが問題となっていた。

解決手段封止リングを分割し、その一部をダイ間 routng の通路として利用する。また、背面 routng や無線通信構造も提案している。

新規性従来は封止リングがダイ間 routng を遮断していたが、本発明では封止リングの一部を分割し、ダイ間 routng の通路として利用する。

クレーム範囲[原文] 1. A chip structure comprising: a semiconductor substrate; a first front-end-of-the-line (FEOL) die area of a first die patterned into the semiconductor substrate; and a back-end-of-the-line (BEOL) build-up structure including: a lower metallization layer, an upper metallization layer, and a first m

重要度の理由split metallic seal 構造, through seal interconnect

US11430740B2 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2022-08-30 Interposer/Pkg

主担当: Metal Metal

何の発明か微小電子デバイスにおける埋め込みダイサブstrateとインタposerの組み合わせ

課題従来の製造プロセスは不均一性を引き起こし、製品出力低下や他の構造との統合困難。

解決手段単一の横向きルーティング層を持つ埋め込みダイサブstrateと、そのインタposerへの接続。垂直通過接触（TSV）を使用してダイを保持。

新規性従来は複数の横方向ルーティング層を使用していたが、本発明では単一の層のみを使用。

クレーム範囲埋め込みダイサブstrate内に垂直通過接触（TSV）を持つ微小電子デバイスと、そのインタposerへの接続構造。特定の表面ダイは基板上部に保持され、インタposerは基板下部に配置される。

US12230583B2 ★★★ 全文

Interposers for microelectronic devices

MICRON TECHNOLOGY INC 2025-02-18 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体インタポーザーの構造とその製造方法

課題従来のインタポーザーでは、高帯域通信能力や耐破損性を向上させることが難しかった。

解決手段非有機半導体コアと複数の Redistribution Layers (RDL) を用いたインタポーザー構造により、高帯域通信能力和耐破損性が向上した。

新規性従来は単一の RDL 使用。本発明では多層 RDL の使用により、より高度な機能を実現。

クレーム範囲非有機半導体コアと複数の RDL を用いたインタポーザーで、高帯域通信能力と耐破損性が向上した構造。

US12347780B2 ★★★ 全文

Integrated circuit package with flipped high bandwidth memory device

INTEL CORP 2025-07-01 Interposer/Pkg

主担当: 設計設計

何の発明かICパッケージの構造と製造方法

課題半導体チップの小型化により、ダイ間の信号伝送が難しくなる問題

解決手段橋接ダイを使用し、メモリダイをフローリング配置することで高速な信号伝送を実現。さらに、ICアセンブリとパッケージサブstrateとの間にセカンダリパッケージサブstrateを設けることで、ダイ間の距離を短縮する。

新規性従来は単一のパッケージサブstrate上に全てのダイを配置していたが、本発明では橋接ダイとセカンダリパッケージサブstrateを使用することで、ダイ間の信号伝送時間を短縮し、高速化する。

クレーム範囲ICパッケージは、基板上に堆積されたダイスタックと橋接ダイを用いて構成され、さらにその上にICアセンブリが配置される。ダイスタックにはメモリダイとロジックダイが含まれ、橋接ダイはメモリダイとロジックダイの間で信号伝送を行う。

US12500209B2 ★★★ 全文

Embedded organic interposer for high bandwidth

ADEIA SEMICONDUCTOR TECH LLC 2025-12-16 Interposer/Pkg

主担当: 設計設計

何の発明か有機埋込インターポーザーによる高帯域幅微電子装置

課題高度に集積化されたチップ間の信号伝送において、細い配線により生じる抵抗と容量の増加が帯域幅を制限する。

解決手段有機埋込インターポーザーを使用し、厚い導体と更多的的路由层来提高带宽传输能力。通过嵌入在核心层中的有机介电层和导线层，提供更大的介电空间和更多路由层。

新規性従来のインターポーザーは薄い配線を使用していたが、本発明では厚い導体と多くのルーティング層を用いることで帯域幅を大幅に向上させた。

クレーム範囲[原文] 1. A microelectronic apparatus, comprising: a substrate comprising at least one core layer, the at least one core layer comprising an inorganic material; an interposer for electrically connecting microelectronic components, the interposer comprising: a plurality of parallel organic dielectric layers

US12525573B2 ★★★ 全文

Partitioning wafer processing and hybrid bonding of layers formed on different wafers for a semiconductor assembly

ADVANCED MICRO DEVICES INC 2026-01-13 Interposer/Pkg

主担当: Bonding BondingLitho

何の発明かウェーパー分割と層合製造方法

課題半導体アセンブリ内のコンポーネント数が増えるにつれて、接続層の数も増加し、製造時間と製造上の欠陥の可能性が高まる。

解決手段異なるウェーパー上に形成された層を分割して処理し、メタル・トゥ・メタルハイブリッドボンディングを使用して接合することで、製造時間を短縮し、欠陥のリスクを低減する。

新規性従来は同一ウェーパー上に全ての層を形成。本発明では異なるウェーパー上の層を形成後、メタル・トゥ・メタルハイブリッドボンディングを使用して接合する。

クレーム範囲異なるウェーパー上に形成された層セット間で金属・トゥ・金属ハイブリッドボンディングを使用して接合し、その過程で導電トレースを介して接続すること。

重要度の理由半導体アセンブリの製造時間と欠陥リスク

US11610862B2 ★★★ 全文

Semiconductor packages with chiplets coupled to a memory device

INTEL CORP 2023-03-21 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットとメモリデバイスを接続する半導体パッケージ

課題従来のメモリインターフェースでは、アクティブダイのサイズがメモリダイのI/O幅に1対1でマッチングしていた。

解決手段複数のチップレットとメモリデバイスを接続するためのインタコンネクト構造を使用し、それぞれ異なるメモリチャネルに接続している。

新規性従来は1つのアクティブダイが1つのメモリダイに接続されていた。本発明では複数のチップレットが異なるメモリチャネルに直接接続されている。

クレーム範囲独立特許請求の範囲1は、チップレットとメモリデバイスをインタコンネクト構造で接続する半導体パッケージを保護しており、EMIBを使用して各チップレットが異なるメモリチャネルに接続されている。

重要度の理由半導体パッケージ, チップレット, memory_device

US11500412B2 ★★★ 全文

Techniques for clock signal transmission in integrated circuits and interposers

INTEL CORP 2022-11-15 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを使用したクロック信号配布方法

課題微細化に伴うメタル層の寄生抵抗と容量の改善が進まず、クロックネットワークの設計が難しくなる。

解決手段インタポーザにグローバルクロックネットワークを配置し、ダイ内部でのグローバルクロック配線を削減することでダイ面積を節約する。

新規性従来はダイ内部でグローバルクロック配線を行ったが、本発明ではインタポーザに配置することでダイ面積の節約と設計の柔軟性を実現。

クレーム範囲[原文] 1. A circuit system comprising: an interposer comprising a first clock network to provide a first clock signal; and first and second integrated circuit dies that are mounted on the interposer, wherein the first integrated circuit die comprises a first phase detector circuit, a first adjustable delay

重要度の理由インターポーザー, clock network

US12347783B2 ★★★ 全文

Interconnect architecture with silicon interposer and EMIB

INTEL CORP 2025-07-01 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージの構造を提案

課題HPC向けの高帯域幅メモリ接続と低消費電力化が難しくなっている。

解決手段CPUダイとメモリダイを横並びに配置し、垂直方向にも配置することで多層ダイスタックを実現。さらに、互換基板と組み合わせることでより広範囲の接続を可能にする。

新規性従来は単一または積層ダイのみを使用していたが、本発明では5つの異なるダイを配置することでより複雑な構造を実現している。

クレーム範囲[原文] 1. An electronic package, comprising: a package substrate; an interposer coupled to the package substrate with interconnects; a first die stack on the interposer; a second die stack on the interposer, the second die stack laterally spaced apart from the first die stack along a first direction; a thi

US12218043B2 ★★★ 全文

Interposer, semiconductor package including the same, and method of fabricating the interposer

SAMSUNG ELECTRONICS CO LTD 2025-02-04 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとその製造方法

課題2.5Dパッケージ用インタポーザの複雑な製造プロセスによる高コスト問題

解決手段通過電極構造と接続ターミナル構造を有し、これらに間隔を設けた二種類の被覆層を使用することで簡易化

新規性従来は複数工程が必要な製造プロセス。本発明では通過電極と接続ターミナル間に異なる材料の被覆層を使用し、工程を大幅に簡略化。

クレーム範囲[原文] 1. An interposer for a semiconductor package, the interposer comprising: an interposer substrate comprising a first main surface and a second main surface opposite to the first main surface; a first through-electrode structure and a second through-electrode structure, each passing through the interp

US11631798B2 ★★★ 全文

Bonding interposer and integrated circuit chip, and ultrasound probe using the same

SAMSUNG ELECTRONICS CO LTD 2023-04-18 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとICチップを接合する方法と装置、およびその使用した超音波探頭

解決手段インタポーザとICチップを接合するためには、インタポーザに複数の導電線を形成し、接着マスクを配置して通過孔を形成し、接着マスク間にICチップを接合する。

新規性従来は直接的な接合方法を使用していたが、本発明ではインタポーザとICチップ間の透明フィルムを使用した接合方法を提案している。

クレーム範囲インタポーザとICチップを接合するための方法で、インタポーザに複数の導電線を形成し、接着マスクを配置して通過孔を形成し、接着マスク間にICチップを接合すること。

重要度の理由インタポーザ, 接着マスク, 导电线, ICチップ

US11769718B2 ★★★ 全文

Packages with Si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-09-26 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less インターポーザー上のパッケージとその形成方法

課題従来のパッケージでは、半導体基板を使用したためコストが高く、製造工程も複雑化していた。

解決手段ポリマー層からなる多層構造を形成し、 Redistribution Lines (RDL) を設置して金属線とビアを作成。その後、Si-less インターポーザー上にデバイスダイを接合・電気的に接続する。

新規性従来は半導体基板を使用していたが、本発明ではポリマー層からなる多層構造と低k 誘電体材料を使用することで、コスト削減と製造工程の簡略化を達成した。

クレーム範囲[原文] 1. A method comprising: forming a first plurality of dielectric layers over a carrier, wherein the first plurality of dielectric layers comprise polymers; forming a plurality of redistribution lines in the first plurality of dielectric layers; depositing a second plurality of dielectric layers, wher

重要度の理由Si-less インターポーザー, TSV, RDL

US12368109B2 ★★★ 全文

Interposer structure for semiconductor package including peripheral metal pad around alignment mark and methods of fabricating same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-07-22 Interposer/Pkg

主担当: Litho Litho

何の発明か半導体パッケージ用インターポーザーの構造と製造方法

課題半導体パッケージの機械的強度確保が難しくなっている。

解決手段 Alignment mark周りに金属パッドを配置し、上部と側面で2層のダイレクト接続を実現することで、インターポーザーの強度を向上させた。

新規性従来は単一層のダイレクト接続。本発明では2層構造による金属パッド接続が可能となった。

クレーム範囲インターポーザーには複数のダイレクト接続された redistribution 構造、alignment mark周りに配置された peripheral metal pad が含まれる。

重要度の理由半導体パッケージ、インターポーザー、ダイレクト接続

US11538759B2 ★★★ 全文

Fully molded bridge interposer and method of making the same

DECA TECH USA INC 2022-12-27 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か橋接型インターポーザの製造方法

課題従来の半導体デバイスでは、高密度な電気部品を効率的に配置することが難しかった。

解決手段超高度密度の銅柱を使用し、橋接型インターポーザに高い密度で配線することで、高密度な電気部品の配置を実現した。

新規性従来は低密度な配線しか可能ではなかったが、本発明では超高度密度の銅柱とパッドを使用し、より高密度な配線を実現した。

クレーム範囲橋接型インターポーザには、超高度密度の銅柱を持つ橋接ダイと、その周囲に配置された高さが橋接ダイ以上の銅柱があり、これらは半導体パッケージングで高い密度配線を実現する。

重要度の理由橋接型インターポーザ、超高度密度銅柱、パッケージング

US11854990B2 ★★★ 全文

Method for forming a semiconductor device having TSV formed through a silicon interposer and a second silicon substrate with cavity covering a second die

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-12-26 Interposer/Pkg

主担当: Litho Litho

何の発明かSi_interposerを使用した3D半導体デバイスの製造方法

課題2次元での微細化による密度向上の限界と、それに伴う互連数の増加によるRC遅延や消費電力の問題。

解決手段Si_interposer上に複数のダイを積層し、TSVを使用してダイ間の接続を行う方法。さらに、2つのダイ間の空洞内にオキシドレート層を形成することで、ダイ間の直接的な結合を実現する。

新規性従来は単一の基板上にダイを配置し、TSVで接続する。本発明ではSi_interposerと2つのダイを使用し、空洞内にオキシドレート層を形成することでダイ間の直接結合を実現。

クレーム範囲Si_interposer上に複数のダイを積層し、TSVを使用して接続する方法。さらに、空洞内のオキシドレート層を介したダイ間の直接的な結合を行う。

重要度の理由シリコン貫通ビア（TSV）s, ハイブリッドボンディング

US12131988B2 ★★★ 全文

Semiconductor package and passive element with interposer

INFINEON TECHNOLOGIES AG 2024-10-29 Interposer/Pkg

主担当: 設計設計

何の発明かパワーモジュール向けのインタポーザと半導体パッケージの組み合わせ

課題高効率かつ小型化を実現しながら、強固な電気接続を維持するパワーモジュールの設計

解決手段インタポーザを使用して、半導体パッケージと離散的な Passive 元素を接続し、高効率と小型化を達成。

新規性従来は直接的な接続が困難な Passive 元素と半導体パッケージの間で、インタポーザを通じた垂直方向の接続を実現。

クレーム範囲インタポーザと半導体パッケージ、さらに Passive 元素との間で電気的な接続を形成する方法。インタポーザは上部と下部に接触端子を持つ電気絶縁基板から構成され、半導体パッケージには半導体ダイが埋め込まれている。

重要度の理由power_module, インターポーザー, semiconductor_package, passive_element

US12525574B2 ★★★ 全文

Three-dimensional (3D) integrated circuit (IC) (3DIC) package with a bottom die layer employing an extended interposer substrate, and related fabrication methods

QUALCOMM INC 2026-01-13 Interposer/Pkg

主担当: Bonding BondingCMPMetal

何の発明か3D ICパッケージの製造方法

課題従来の3DICパッケージでは、上位ダイと下位ダイの接合が複雑で工程が多くなっていた。

解決手段下位ダイ層に長さの異なる上位ダイを接合するため、インタポーザサブストラートを延長してダイ領域を確保している。

新規性従来は短い下位ダイと長い上位ダイを接合するために複雑な工程が必要だったが、本発明ではインタポーザサブストラートの延長により、より単純化された工程で接合できる。

クレーム範囲[原文] 1. A method of fabricating an integrated circuit (IC) package, comprising: forming a first die layer, comprising: providing an interposer substrate comprising a semiconductor material, the interposer substrate extending a first length in a first direction, wherein: providing the interposer substrate

重要度の理由インタポーザサブストラートの延長、ダイの接合

US11367679B2 ★★★ 全文

Semiconductor package including an in interposer and method of fabricating the same

SAMSUNG ELECTRONICS CO LTD 2022-06-21 Interposer/Pkg

主担当: 設計設計

何の発明かインピーダンスを低減した半導体パッケージとその製造方法

解決手段インピーダンスを低減するために、下部パッケージ上に配置されたインターポーザーの通孔を埋める下填充層を使用する。

新規性従来は単純な接合構造。本発明では、インピーダンス低下のために通孔が設けられ、その部分を下填充層が埋める。

クレーム範囲[原文] 1. A semiconductor package, comprising: a lower package; a lower semiconductor chip disposed over the lower package; an interposer disposed on the lower package and over the lower semiconductor chip; and an under-fill layer disposed between the interposer and the lower package, wherein a through hol

重要度の理由インピーダンス, 下部パッケージ, インターポーザー

US12199048B2 ★★★ 全文

Heterogeneous nested interposer package for IC chips

INTEL CORP 2025-01-14 Interposer/Pkg

主担当: 設計設計

何の発明か異種積層インターポーザーパッケージの製造

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一の電子パッケージに統合する能力があるが、現在のアーキテクチャはより大きなフォームファクターを生じ、一部の用途には適さない。

解決手段Siインターポーザーを使用し、ダイ間で垂直接続を実現するバッ_INS_ンプと、ダイ間で水平方向に配置された2つの異なるダイとの間で接続を行う再配線層（RDL） (RDL) を用いることで、よりコンパクトなフォームファクターを達成。

新規性従来は垂直接続のみを使用していたが、本発明では水平方向に配置された2つの異なるダイとの間で接続を行う再配線層（RDL） (RDL) を用いることで、よりコンパクトなパッケージングを実現。

クレーム範囲Si製のインターポーザーとその上部のRedistribution 層 (RDL) に垂直接続された1つのダイと、水平方向に配置され2つのダイとの間で接続を行う別のRDLを使用した異種積層パッケージ。

重要度の理由多チップ統合アーキテクチャ、再配線層（RDL） (RDL)、ダイスタック

US11140723B2 ★★★ 全文

Patch on interposer package with wireless communication interface

INTEL CORP 2021-10-05 Interposer/Pkg

主担当: Bonding Bonding

何の発明か無線通信インターフェースを有するサーバーパッケージ

課題CPU間の直接通信はシステム性能を向上させるが、ソケットや印刷基板上の接続制限によりデータ率が低下し、コストも高くなる。

解決手段無線インターフェースを有するパッチとインタポーザーを使用して、低コストで精密度の低い材料とプロセスを用いたパッチと、高精度なパッチとの組み合わせにより、データ率を向上させつつコストを抑える。

新規性従来はソケットや印刷基板上の接続制限によりデータ率が低下したが、本発明では無線インターフェースと多層有機パッチを使用して高データ率を実現。

クレーム範囲独立クレーム1は、インタポーザーに直接取り付けられた主パッチ上に直接取り付けられた主ICダイと、別のパッチに取り付けられたミリ波無線ダイが相互に通信するサーバーパッケージを保護している。

重要度の理由無線通信、パッチ、インタポーザー

US11424235B2 ★★★ 全文

Interposer-less multi-chip module

IBM 2022-08-23 Interposer/Pkg

主担当: 設計設計

何の発明かチップを基板上に直接押し込むことで互いに接続する無インターポーザ多チップモジュールとその製造方法

課題Siインターポーザを使用すると、TSVプロセスが必要でコストが高騰し、複数の接合工程が必要となり製造が複雑になる。

解決手段異なる厚さのチップを基板上のベースフィルムに押し込み、その表面を同一平面にする方法。さらに、互いに異なる深さまで押し込んで同一平面にする方法。

新規性従来はSiインターポーザを使用してチップ間接続を行っていたが、本発明ではチップの直接押し込みと同一平面化によりコスト削減と製造工程の簡略化を達成した。

クレーム範囲[原文] 1. An interposer-less multi-chip module, comprising: a substrate; a base film disposed on the substrate; and chips pressed into the base film, wherein the chips have varying thicknesses, and wherein top surfaces of the chips are coplanar.

重要度の理由背景技術で指摘された課題と解決方法が明確に記載されている。

US12191284B2 ★★★ 全文

Thermally efficient semiconductor device assemblies including interposers carrying a subset of the external contacts of the assembly, and methods of making the same

MICRON TECHNOLOGY INC 2025-01-07 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体デバイスアセンブリとその製造方法

課題薄型かつ熱効率の良い半導体デバイスアセンブリの設計が難しくなる問題。

解決手段インタポーカーを基板の裏側に設置し、コントローラダイと一部の外部接点を配置することで、薄型化と熱効率向上を達成。

新規性従来は厚みのあるメモリダイ上に小さなコントローラダイを配置する必要がありましたが、本発明ではインタポーカーを使用して薄型化が可能になった。

クレーム範囲[原文] 1. A semiconductor device assembly, comprising: a substrate including a first plurality of external contacts at a lowermost surface of the substrate; an interposer having a length and a width each less than both a length and a width of the substrate, the interposer having a plurality of inner contac

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US11894311B2 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2024-02-06 Interposer/Pkg

主担当: Metal Metal

何の発明か埋め込みダイスを有するインタポーザ上のマイクロエレクトロニクスデバイス

課題従来のプロセスは製造工程中で一貫性がなく、生産率低下や他の構造との統合困難を引き起こす。

解決手段単一の横向きルーティング層を持つダイス基板と垂直接続構造を用いることで、製造の一貫性を向上させ、高い生産率を実現する。

新規性従来は複数の横向きルーティング層を使用していたが、本発明では単一の横向きルーティング層と垂直接続構造を採用している。

クレーム範囲埋め込みダイスとその周囲に配置された垂直接続構造を持つマイクロエレクトロニクスデバイス。さらに、上部のダイスと下部のダイスが直接重ね合わさっており、両方とも垂直方向に垂直接続構造を経由して電気的に接続されている。

US12360934B2 ★★★ 全文

Parameter exchange for a die-to-die interconnect

INTEL CORP 2025-07-15 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間接続用の能力交換方法

課題複数のプロセッサダイ間での効率的な通信を実現するため、UCIeに基づくダイ間接続（D2D）リンクの設定手順が必要。

解決手段特定のレジスタセットに基づいてダイがUCIeに基づくプロトコルに準拠していることを判定し、能力レジスタから可用な能力を読み取り、必要な能力を選択してD2Dリンクを設定する。

新規性従来は手動で能力の選択と設定が必要だったが、本発明では自動化されたプロセスにより効率的にダイ間接続が可能となった。

クレーム範囲[原文] 1. At least one non-transitory machine readable storage medium with instructions stored thereon, the instructions executable by a machine to call the machine to: determine that a die is compliant with a Universal Chiplet Interconnect Express (UCIe)-based protocol based on presence of a particular se

重要度の理由ダイ間接続、UCIeプロトコル、能力レジスタ

US12199026B2 ★★★ 全文

Flexible interposer

PRAGMATIC SEMICONDUCTOR LTD 2025-01-14 Interposer/Pkg

主担当: 設計設計

何の発明か柔軟なインターポーザーの構築

解決手段柔軟なベース層に半導体材料から成るアクティブ電子回路コンポーネントを直接埋め込み、異なる熱膨張係数を持つ表面間にパターン化された接触層を配置することで、より密接な配線ピッチと熱管理機能を実現。

新規性従来の有機インターポーザーでは実現できなかったアクティブおよびパッシブコンポーネントの統合、さらに熱管理機能の追加により、システムの寸法とコスト削減が可能となった。

クレーム範囲[原文] 1. An interposer subassembly configured for an electronic system having at least one integrated circuit (IC) component, the interposer subassembly comprising: a flexible base layer, having a first surface and an opposing second surface; at least one active electronic circuit component comprising a t

重要度の理由柔軟なベース層、アクティブ電子回路コンポーネント、パターン化接触層、熱管理機能

US11735533B2 ★★★ 全文

Heterogeneous nested interposer package for IC chips

INTEL CORP 2023-08-22 Interposer/Pkg

主担当: 設計設計

何の発明かICチップ用の異種ネストドインターポーザーパッケージ

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一の電子パッケージに実装する能力を提供しますが、現在のアーキテクチャはより大きなフォームファクターを生じさせ、一部の使用例には適さないか、ユーザーにとって望ましくありません。

解決手段インターポーザーとその中のネストドコンポーネントを使用し、異なるプロセス接続によりダイを接続することで、異なるプロセスノードで製造されたダイを統合します。

新規性従来は独立したパッケージが使用されていました。本発明では、インターポーザーとネストドコンポーネントを使用してダイを統合します。

クレーム範囲インターポーザーとその中のネストドコンポーネント、および異なるプロセス接続によるダイの接続により、異なるプロセスノードで製造された複数のダイを統合した電子パッケージ。

重要度の理由多チップ統合アーキテクチャ、インターポーザー、ネストドコンポーネント

US12218119B2 ★★★ 全文

Stacked interposer structures

MICRON TECHNOLOGY INC 2025-02-04 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かSi基板上に堆積された多層配線構造とTSVを用いたメモリデバイスのスタック

課題従来の互換基板は、高密度な信号伝送や高速化に対応できない問題がある。

解決手段Si基板上の堆積配線層とTSVを使用して、GPUとメモリデバイスを効率的に接続し、高速信号伝送を実現する。

新規性従来は単一のRDL構造を使用していたが、本発明では多層配線構造とTSVを組み合わせることで高密度な信号伝送を可能にした。

クレーム範囲[原文] 1. A stacked interposer structure, comprising: a first interposer comprising: a first core comprising a semiconductor material; a first redistribution structure comprising multiple redistribution layers (RDLs) over a side of the first core, the first redistribution structure configured for operably

US12046560B2 ★★★ 全文

Microelectronic device with embedded die substrate on interposer

INTEL CORP 2024-07-23 Interposer/Pkg

主担当: Metal Metal

何の発明か埋め込みダイスを有するインタポーザ上のマイクロエレクトロニクスデバイス

課題従来の製造プロセスは一貫性がなく、製品出力や他の構造との統合に問題を引き起こす。

解決手段単一の横向きルーティング層を持つダイス体と、その上に垂直接触（TSV）を持つ。さらに、異なるダイス間で直接接続される。

新規性従来は複数の横向きルーティング層を使用していたが、本発明では単一の横向きルーティング層のみを使用する。

クレーム範囲埋め込みダイスとその周囲に垂直接触（TSV）を持つマイクロエレクトロニクスデバイス。さらに、異なるダイス間で直接接続される構造を保護する。

重要度の理由埋め込みダイス, 単一横向きルーティング層, 垂直接触

US12381154B2 ★★★ 全文

Fully molded bridge interposer and method of making the same

DECA TECH USA INC 2025-08-05 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か橋接インターポーザとその製造方法

課題従来の半導体デバイスでは、高密度な電気部品を効率的に配置することが難しかった。

解決手段超高度密度コッパーステッドを使用し、橋接インターポーザにコッパーポストを周囲に設置することで、高い密度で電気部品を配置できるようにした。

新規性従来は平面的な構造が多かったが、本発明ではコッパーステッドとコッパーポストを使用し、高密度な電極配置を実現した。

クレーム範囲[原文] 1. A semiconductor assembly, comprising: a bridge component comprising copper studs, a backside opposite the copper studs, and no vias formed through the bridge component; conductive vertical interconnects formed as copper posts disposed in a periphery of the bridge component; an encapsulant dispose

重要度の理由semiconductor device, bridge die, copper studs, copper posts, 封止材

US11984429B2 ★★★ 全文

Leadless power amplifier packages including topside termination interposer arrangements and methods for the fabrication thereof

NXP USA INC 2024-05-14 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かルールに基づくパワーアmplifier（PA）パッケージとその製造方法

課題従来のPAパッケージは、RF信号や電力増幅のためにトランジスタICを含む半導体ダイを筐体内に配置するが、冷却や空腔の有無などにより熱管理や構造が制限される。

解決手段本発明では、トップサイド入出力（I/O）ターミナルを持つTTI配列を使用し、半導体ダイとパッケージボディ間の接続を改善する。

新規性従来は底面に接続ピンが配置されていたが、本発明ではトップサイドに露出したTTI配列を使用することで、冷却効率や構造自由度を向上させた。

クレーム範囲独立特許請求の範囲1は、底部から上部まで延伸するTTI配列とトップサイドからの入出力ターミナルを持つ無基板PAパッケージを保護している。

US11737154B2 ★★★ 全文

Patch on interposer package with wireless communication interface

INTEL CORP 2023-08-22 Interposer/Pkg

主担当: Bonding Bonding

何の発明か無線通信インターフェースを有するパッチオンインタポーザーパッケージ

課題CPU間の直接通信に必要な高データレートと低遅延を実現しつつ、コストと組み立ての複雑さを抑制すること。

解決手段多層有機パッチを使用し、インタポーザーと接続することで、無線インターフェースを導入。異なるパッチ間でデータ通信を行うことで、高精度な接合や高コスト部品の使用を避ける。

新規性従来は直接的な物理接続が必要だったが、本発明では無線接続を使用し、インタポーザーとパッチの間でデータ通信を行うことで、より柔軟な設計と低コスト化を実現。

クレーム範囲独立特許請求の範囲1は、インタポーザーに直接接続された2つの異なるパッチと、それぞれに直接接続されたICダイと無線ダイを含むパッケージ。さらに、無線ダイがICダイとインタポーザーを通じてデータ通信を行う。

重要度の理由無線通信、パッチ、インタポーザー

US12321305B2 ★★★ 全文

Sideband interface for die-to-die interconnects

INTEL CORP 2025-06-03 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間インターフェース用サイドバンドインタフェースの実装

課題高密度、低遅延なダイ間インタコンネクトが必要だが、主帯で同期情報などを伝送すると総帯域幅が低下する。

解決手段多プロトコル対応のサイドバンドを使用して同期情報などの伝送を行い、独立したダイの初期化と訓練を可能にし、主帯とサイドバンド間で同期情報を効率的に交換する。

新規性従来は主帯で同期情報を伝送していたが、本発明ではサイドバンドを使用して独立したダイの初期化と訓練を実現し、帯域幅を確保する。

クレーム範囲ダイ間インタコンネクトに多プロトコル対応の物理層回路を設け、サイドバンドデータおよびクロックラインを使用して同期情報などの伝送を行う構成。

重要度の理由多プロトコル対応、サイドバンド通信、ダイ間同期

US12550798B2 ★★★ 全文

Interposer with built-in wiring for testing an embedded integrated passive device and methods for forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2026-02-10 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーとその形成方法

課題高電圧でのテストが必要なインパッセイブデバイスを含むインタポーザーの再分布配線の Shorts 検出が困難。

解決手段インパッセイブデバイスと再分布配線を内蔵したインタポーザーで、ダイサイドの再分布配線とオンインタポーザーブーム構造を使用して Shorts の検出を可能に。

新規性従来は独立したブーム構造と再分布配線を使用。本発明ではインパッセイブデバイスとダイサイドの再分布配線を内蔵したインタポーザーを使用。

クレーム範囲インタポーザーはインパッセイブデバイス、ダイサイドの再分布配線、ブーム構造を持つ。これらの構造が高電圧での Shorts 検出を可能にする。

重要度の理由インパッセイブデバイス、再分布配線、インタポーザー

US11482483B2 ★★★ 全文

Interposer, semiconductor package including the same, and method of fabricating the interposer

SAMSUNG ELECTRONICS CO LTD 2022-10-25 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとその製造方法

課題2.5Dパッケージ用インタポーザの製造プロセスが複雑でコストが高い。

解決手段通過電極構造と接続ターミナル構造を直接接触させ、光硬化性ポリマー層を使用することで製造工程を簡略化。

新規性従来は複数のプロセスが必要だったが、本発明では通過電極構造と接続ターミナル構造を直接接触させる方法により簡略化。

クレーム範囲インタポーザには通過電極構造と接続ターミナル構造が直接接触し、光硬化性ポリマー層が配置される。また、パッケージに複数の半導体デバイスを重ねて配置する方法も保護対象。

重要度の理由through-電極, connection terminal, photosensitive polymer

US10943869B2 ★★★ 全文

High density interconnection using fanout interposer chiplet

APPLE INC 2021-03-09 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か半導体パッケージにチップレットを埋め込み、ファンアウト接続とインタポーザ接続を組み合わせた構造

課題モバイルデバイス向けに高密度なI/O接続が必要だが、従来の2.5D/3Dパッケージでは細かい接続パターンが実現できなかった。

解決手段インタポーザチップレットと導電柱を埋め込み、再配線層（RDL） (RDL) を用いて複数のデバイス間の高密度接続を実現する。

新規性従来は粗いピッチで接続していたが、本発明ではインタポーザチップレットとRDLを使用して細かいピッチでの接続を可能にした。

クレーム範囲インタポーザチップレットと導電柱を埋め込み、RDLを用いて複数のデバイス間で高密度な接続を行う半導体パッケージ。

重要度の理由背景技術, 概要, 独立クレームに登場する語句

US11810830B2 ★★★ 全文

Chip package structure with cavity in interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-11-07 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージ構造におけるインタポーザ内の cavity の形成

課題従来のパッケージング技術では、より小さなサイズや低高度な構造を実現しきれていない。

解決手段インタポーザ上に cavity を形成し、その中には半導体チップを配置することで、よりコンパクトで効率的なパッケージングを実現する。

新規性従来は単純な表面に半導体チップを配置していたが、本発明ではインタポーザの上部と下部に cavity を形成し、それぞれ異なる位置に半導体チップを配置する。

クレーム範囲パッケージサブstrate 上に配置されたインタポーザ基板内に cavity を形成し、その中には半導体チップを配置することで、よりコンパクトなパッケージング構造を実現する。

US11824008B2 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2023-11-21 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か多チップパッケージとその製造方法

課題多チップパッケージにおいて、コスト効果のある高密度ダイ間接続を実現する難しさ。

解決手段橋を使用してダイ間接続を実現し、半導体基板に直接取り付けられる。これにより、従来のSiインターポーザー方式よりも小型で低コストな構造を実現。

新規性従来は大型のSiインターポーザーとTSVが必要だったが、本発明では橋を使用することで小型化が可能。

クレーム範囲基板上に設置された橋を利用してダイ間接続を実現する多チップパッケージ。橋はダイの端から端まで支持し、ダイ間の高密度接続を実現。

重要度の理由multi-chip package, bridge, Si_インターポーザー, TSV

US12159840B2 ★★★ 全文

Scalable and interoperable PHYLESS die-to-die IO solution

INTEL CORP 2024-12-03 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か電子パッケージにおける異なるピッチのIO bump間の通信方法

課題異なるチップレット間の効率的な通信を実現するため、異なるピッチのbumpを持つデバイス間での相互運用性とスケーラビリティが不足している。

解決手段異なるピッチのIO bumpを持つ2つのダイ間で communicatively couple される橋接ダイを使用し、異なるパッケージ技術へのスケーリングを容易にする。

新規性従来は個別のPHYが必要でハードIPとして設計しなければならなかったが、本発明では橋接ダイ上で実装されたメタル層を利用して異なるピッチのbump間での通信を可能にした。

クレーム範囲異なるピッチを持つ2つのIO bumpマップ間で communicatively couple される電子パッケージにおいて、橋接ダイ上に配置されたメタル層を使用してこれらのbump間の信号伝送を行う。

重要度の理由異なるピッチのIO bump間での通信

US11848262B2 ★★★ 全文

Semiconductor package and passive element with interposer

INFINEON TECHNOLOGIES AG 2023-12-19 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとインピオサーカーを使用した電気的接続構造

課題高効率かつ小型化されたパワーモジュールを実現するための電気的接続方法。

解決手段インピオサーカーとパッケージ間で垂直方向に導線を使用して電気的に接続し、デバイス間の信頼性を向上。

新規性従来は水平方向の接続が多用されていたが、本発明では垂直方向の接続により小型化と高効率を実現。

クレーム範囲[原文] 1. A semiconductor assembly, comprising: an interposer that comprises an electrically insulating substrate, a plurality of upper contact pads disposed on an upper surface of the substrate, and a plurality of lower contact pads disposed on a lower surface of the substrate that is opposite from the up

重要度の理由インピオサーカー, passive electrical element

US12272628B2 ★★★ 全文

Semiconductor package having interposer substrate

SAMSUNG ELECTRONICS CO LTD 2025-04-08 Interposer/Pkg

主担当: 設計設計

何の発明かパッケージング構造にインターポーザーを設置した半導体パッケージ

課題電子機器の高度化と小型化に対応するため、互換基板との信頼性の高い接続が必要。

解決手段異なる位置にある2つのワイヤーパッドからなるワイヤーコネクション部をインターポーザーに設置し、チップ接合柱を通じてチップを2次元的に配置することで信頼性と密度を向上。

新規性従来は単一のワイヤーパッドからワイヤーコネクション部が形成されていた。本発明では、異なる位置にある2つのワイヤーパッドから形成されるワイヤーコネクション部を使用している。

クレーム範囲[原文] 1. A semiconductor package comprising: a first wiring pad formed on a package substrate; a first wiring connection part formed on the first wiring pad and including a wiring solder layer; a second wiring pad formed apart from the first wiring pad on the package substrate; a second wiring connection

重要度の理由インターポーザー, ワイヤーコネクション部, 半導体チップ

US12021068B2 ★★★ 全文

Semiconductor device with dummy thermal features on interposer

MEDIATEK INC 2024-06-25 Interposer/Pkg

主担当: 設計設計

何の発明かインタposerにダミーメタルフィーチャーを設置した半導体デバイス

課題高帯域パッケージオンパッケージ（HBPoP）の熱性能と信頼性が悪い問題。

解決手段インタposerにダミーメタルピラーを配置し、その周囲には Peripheral Solder Balls を設置することで、熱伝導率を改善すると共に信頼性も向上させる。

新規性従来はPeripheral Solder Balls の間に隙間があり、アンダーフィルが不十分だった。本発明ではダミーメタルピラーを配置し、Peripheral Solder Balls を保護するアンダーフィルを設置している。

クレーム範囲インタposerに配されたダミーメタルピラーと Peripheral Solder Balls の間の構造を保護するための半導体デバイス。ダミーメタルピラーは高さが Peripheral Solder Balls よりも小さい。

US12500131B2 ★★★ 全文

Electronic package including an interposer stacked on an electronic element and manufacturing method thereof

SILICONWARE PRECISION INDUSTRIES CO LTD 2025-12-16 Interposer/Pkg

主担当: Metal Metal

何の発明か電子部品を載せた基板と、その上に配置されたインタポーザーを含むパッケージと製造方法

解決手段電子部品とインタポーザーを基板に配置し、インタポーザーの半導体基板が電子部品に接続されると共に、インタポーザー上に配線が形成される。

新規性従来は電子部品と直接接続されていた。本発明では、インタポーザーを介して電子部品と接続する。

クレーム範囲[原文] 1. An electronic package, comprising: a carrier structure having a routing layer; an electronic element disposed on the carrier structure and electrically connected to the routing layer; an interposer stacked on the electronic element and including a semiconductor substrate, wherein the semiconducto

重要度の理由電子部品、インタポーザー、基板

US12100663B2 ★★★ 全文

Semiconductor device and method of integrating RF antenna interposer with semiconductor package

STATS CHIPPAC PTE LTD 2024-09-24 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かRFアンテナを内蔵した半導体デバイスとその製造方法

課題従来のインテポーザーはRF信号伝送・受信性能が不足していた。

解決手段インテポーザーに第一および第二の電極を形成し、これらにより半導体パッケージとアンテナ間の通信を実現している。

新規性従来は単独の電極のみ。本発明では通過型電極と表面型電極を使用することで性能向上。

クレーム範囲インテポーザーに第一および第二の電極を形成し、半導体パッケージ上に配置することでRFアンテナとの通信を実現した半導体デバイス。

重要度の理由インテポーザー, 通電型電極, 表面型電極, 半導体パッケージ

US11901299B2 ★★★ 全文

Interconnect architecture with silicon interposer and EMIB

INTEL CORP 2024-02-13 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージの構造を提案

課題HPC用CPUとDRAM間の帯域幅制約と、より高いメモリ帯域幅と低消費電力のためにDRAMをCPU上に積層する必要性。

解決手段複数のダイスタックをSiインタポーザー上に配置し、インタコネクトブリッジを使用してダイ間の電気的接続を行う。

新規性従来は単一または積層ダイで構成されるDRAMをCPUと並列に配置。本発明ではSiインタポーザー上に複数のFPGAを積層し、インタコネクトブリッジ経由で電気的に接続する。

クレーム範囲パッケージサブstrate上に設置されたインタコネクトブリッジとSiインタポーザーを使用して、複数のダイスタックを電気的に接続し、さらにそのインタポーザーとパッケージサブstrate上のダイとの間にもインタコネクトブリッジで電気的な接続を行う。

重要度の理由Si_インターポーザー, die_stacking, interconnect_bridge

US11817423B2 ★★★ 全文

Double-sided substrate with cavities for direct die-to-die interconnect

INTEL CORP 2023-11-14 Interposer/Pkg

主担当: 設計設計

何の発明か双面パッケージサブストラートと直接ダイ間接続

課題多チップパッケージでの熱交差問題とダイ間直結接続による高帯域幅メモリとの整合性

解決手段双面パッケージサブストラートに cavity を設け、ダイを直接接続することで、独立した熱管理ソリューションを実現し、パッケージの z 高度を低減。

新規性従来は独立したダイを配置するための cavity を両面に設置。本発明では、ダイ間直結接続により独立した熱管理が可能となった。

クレーム範囲パッケージサブストラートには上表面と下表面に cavity を設け、その間に垂直方向に延伸する cavity を形成し、上下の cavity 内でダイを直接接続する構造。

重要度の理由双面パッケージサブストラート, cavity, 直接ダイ間接続

US11652087B2 ★★★ 全文

Interposer design in package structures for wire bonding applications

TAHOE RES LTD 2023-05-16 Interposer/Pkg

主担当: 設計設計

何の発明か微小電子パッケージ構造におけるインターポーザの設計方法

課題従来のパッケージ構造では、ダイの接続に制限があり、信頼性や性能が向上しない問題があった。

解決手段異なるサイズのダイを積層し、ワイヤーボンディング用のインターポーザを使用することで、ダイ間の接続を改善している。

新規性従来は単一のダイのみを使用していたが、本発明では異なるサイズのダイを積層して使用する。さらに、ワイヤーがインターポーザとダイに直接接続される。

クレーム範囲[原文] 1. A method of forming a microelectronic package structure, comprising: attaching a first die on a board; attaching an interposer on a top surface of the first die; attaching a second die adjacent the interposer on the top surface of the first die; attaching a first wire conductive structure extendi

重要度の理由微小電子パッケージ構造におけるインターポーザの設計方法

US11527465B2 ★★★ 全文

Packages with Si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-12-13 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less interposerを使用したデバイスダイの積層と接合方法

課題複数のデバイスダイを同一パッケージ内に配置し、効率的に互いに接続する必要があるが、従来の半導体基板を使用するとコストや製造工程が増える可能性がある。

解決手段異なる基板上に形成されたデバイスダイ間を直接接合することで、コスト削減と製造工程の簡略化を達成する。

新規性従来は半導体基板を使用した接合。本発明ではSi-less interposerを使用し、異なる基板上のデバイスダイ間を直接接合する。

クレーム範囲[原文] 1. A method comprising: forming a logic die, wherein forming the logic die comprises: forming at least one first device on a first substrate; and forming a first interconnect layer over the at least one first device, wherein the first interconnect layer comprises at least one first interconnect stru

重要度の理由Si-less インターポーザー, チップレット, die stacking, ハイブリッドボンディング

US12506091B2 ★★★ 全文

Anodized film substrate base, anodized film substrate part having same, anodized film-based interposer having same, and semiconductor package having same

POINT ENGINEERING CO LTD 2025-12-23 Interposer/Pkg

主担当: CMP CMPMetal

何の発明か半導体チップを設置するための酸化膜基板、その部分部品、および含有するインターポーザーと半導体パッケージ

課題電子機器向けの軽量化、小型化、高速化、多機能化、高性能化、信頼性向上を満足させるためのインターポーザーが必要。

解決手段酸化膜基板を使用したインターポーザーにより、チップ間の垂直積層と redistribution 関連の問題を解決。

新規性従来はSiやガラスを使用するが、本発明では酸化膜を使用し、孔とバリア層を持つ垂直コンダクティブ部品を含む。

クレーム範囲酸化膜基板上にチップを設置したインターポーザーで、その基板は孔とバリア層を持つ垂直コンダクティブ部品を有し、 redistribution 部分がバリア層の上面に設けられている。

US12026008B2 ★★★ 全文

Techniques for clock signal transmission in integrated circuits and interposers

INTEL CORP 2024-07-02 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを使用したクロック信号伝送方法とシステム

課題微細化に伴うメタル層の寄生抵抗や容量の改善が進まず、クロックネットワークの最適な配線が困難。

解決手段インタポーザにグローバルクロック分布ネットワークを配置し、ダイ内部でのグローバルクロック配線を不要とすることでダイ面積を節約。

新規性従来はダイ内部でグローバルクロック配線を行っていたが、本発明ではインタポーザにグローバルクロックネットワークを配置し、ダイ面積の節約と信号伝送効率の向上を実現。

クレーム範囲[原文] 1. A method for transmitting input clock signals and output clock signals using a first integrated circuit die, wherein the method comprises: enabling input buffer circuits in the first integrated circuit die during an input mode of operation in response to first control signals; disabling output bu

重要度の理由寄生抵抗・容量の問題、インタポーザ利用による面積節約

US10971443B2 ★★★ 全文

Packages with Si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-04-06 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less interposerを使用したパッケージとその製造方法

課題複数のデバイスダイを同一パッケージに統合する際、半導体基板を使用したインターポーザーによる熱管理や構造の問題

解決手段Si-lessインターポーザーとその上に直接接続された1枚目のダイ、さらに2枚目のダイとの接合により複数のダイを統合し、高い熱伝導性を持つ接着層を使用してダイを固定。

新規性従来は半導体基板を使用したインターポーザー。本発明ではSi-lessインターポーザーと高熱伝導性の接着層を使用することで、より効率的な熱管理が可能。

クレーム範囲[原文] 1. A package comprising: a blank die comprising a substrate; a first dielectric material encapsulating a first die, the first die comprising a blank substrate free of passive devices and active devices, wherein the first die is bonded to the blank die through an adhesive layer that has a thermal con

重要度の理由Si-less インターポーザー, TSV, die stacking

US11881456B2 ★★★ 全文

Semiconductor package including an interposer disposed on a package substrate and a capping structure disposed on the interposer

SAMSUNG ELECTRONICS CO LTD 2024-01-23 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージにおけるインタポーザとキャピング構造の使用

課題異なる材料やコンポーネント間の熱膨張係数の違いにより引き起こされるパッケージの歪み

解決手段インタポーザとキャピング構造を用いた複数の半導体デバイスの配置により、温度範囲での歪みを抑制する。

新規性従来は単一のモールディングメンバーを使用。本発明では、異なる部分で異なるモールディングメンバーを使用し、キャピング構造との接続部を工夫することで歪みを抑える。

クレーム範囲インタポーザとモールディングメンバー、さらにその上に配置されたキャピング構造から成る半導体パッケージ。特定の部分で異なるモールディングメンバーを使用し、それらが適切に接続されている。

重要度の理由半導体パッケージ、インタポーザ、モールディングメンバー、キャピング構造

US11742294B2 ★★★ 全文

Interposers and semiconductor packages including the same

SAMSUNG ELECTRONICS CO LTD 2023-08-29 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子機器が小型化・多機能化し、高容量化する中で、高度に統合されたチップ間の接続が必要となった。

解決手段中央部と外周部を持つインタポーザを使用し、中央部はチップ上に配置され、外周部は接点に接触することで、多量のI/Oを有するチップ間の接続が可能となった。

新規性従来は単純な平面構造のインタポーザを使用。本発明では中央部と外周部を持つ複雑な形状のインタポーザを使用し、垂直方向での厚さ差を設けた。

クレーム範囲[原文] 1. A semiconductor package, comprising: a first package substrate; a first semiconductor chip on the first package substrate; a first conductive connector on the first package substrate; and an interposer, the interposer including a central portion on the first semiconductor chip, and an outer porti

重要度の理由インタポーザ, 中央部, 外周部

US12061371B2 ★★★ 全文

Patch on interposer architecture for low cost optical co-packaging

INTEL CORP 2024-08-13 Interposer/Pkg

主担当: Bonding Bonding

何の発明か光コパッケージ用のインタポーザ上のパッチ構造

課題従来のアーキテクチャでは、フォトニクスダイが基板の端にオーバーハングすることで繊維接続を実現するが、組立プロセス上の問題と信頼性懸念がある。

解決手段光ダイとロジックダイをインタポーザ上に配置し、光ダイは基板から離れた位置に配置され、パッチサブストラートとロジックダイの間で接続される。これにより、組立プロセス上の問題と信頼性懸念が解決される。

新規性従来はフォトニクスダイを基板の端にオーバーハングさせて繊維接続を実現していたが、本発明では光ダイを基板から離れた位置に配置し、パッチサブストラートとロジックダイの間で接続することで解決。

クレーム範囲インタポーザ上に配置された光ダイとロジックダイを介して繊維接続を行う半導体パッケージ。光ダイは基板から離れた位置に配置され、パッチサブストラートとロジックダイの間で接続される。

重要度の理由background, summary, independent_claims

US11199584B2 ★★★ 全文

IC dies with parallel PRBS testing of interposer

CREDO TECH GROUP LTD 2021-12-14 Interposer/Pkg

主担当: 設計設計

何の発明かICダイとインターポーザ間の並列PRBSテスト方法

課題2.5D ICパッケージングにおいて、複数のICダイをインターポーザに接続し、効率的な故障検出を行うことが難しかった。

解決手段並列PRBSジェネレータを使用して、複数のインターコネクトを同時にテストし、故障を即時に特定する方法。これにより、故障ダイを回避できる。

新規性従来は順次テストが必要だったが、本発明では並列PRBSを使用して同時テストが可能となった。

クレーム範囲[原文] 1. A microelectronic assembly that comprises: a substrate electrically connected in a flip-chip configuration to an originating IC (integrated circuit) die and to a destination IC die, the substrate having multiple conductive traces for a parallel communications bus between the originating and desti

重要度の理由並列PRBS, 故障検出

US11929345B2 ★★★ 全文

Semiconductor device including binding agent adhering an integrated circuit device to an interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-03-12 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスにおけるICとインタポーザ間の接続方法

課題従来の2次元的な集積度向上に限界が見られ、3Dパッケージ化が必要となった。

解決手段光硬化性接着剤を使用し、ICとインタポーザ間を接合しながら、導電層を通じた電気的接続を行う。

新規性従来は直接的な接合が主流だったが、本発明では光硬化性接着剤と導電層の組み合わせを使用し、3Dパッケージ化を実現。

クレーム範囲[原文] 1. A device comprising: an integrated circuit device comprising: a first connector at a first side of the integrated circuit device; and a first conductive layer on the first connector; an interposer comprising: a second connector at a first side of the interposer; and a second conductive layer on t

US11715668B2 ★★★ 全文

Integrated antenna on interposer substrate

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-08-01 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ基板上の統合アンテナ

課題手持機器向けRF SiPモジュールでは、オフチップアンテナは面積が大きくコストが高い問題がある。

解決手段インタポーザサブストラートの背面構造と接地金属層を使用して大きな接地平面を形成し、小さなシリコンエリアで低コストな統合アンテナを実現。

新規性従来は大型の接地平らが必要だったが、本発明ではインタポーザサブストラートの背面構造と接地金属層を使用して小型化を達成。

クレーム範囲[原文] 1. A semiconductor module, comprising: an excitable element located on a first side of a substrate; a first ground structure disposed between the first side of the substrate and the excitable element, wherein the first ground structure comprises a conductive via extending through the substrate and a

重要度の理由インタポーザサブストラート、接地平面

US12283549B2 ★★★ 全文

High density interconnection using fanout interposer chiplet

APPLE INC 2025-04-22 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かチップレットを用いた高密度互結構造

課題モバイルデバイス向けパッケージングでI/O密度とダイ数が増加する問題。

解決手段RDL上に配置されたインタポーザーチップレットと導電柱を用いて、ダイ間の精密な配線を行う。

新規性従来はダイ直後にインタポーザーを配置。本発明ではダイ前後にインタポーザーを配置し、ダイ間の互結を実現。

クレーム範囲[原文] 1. A package comprising: an encapsulation layer; a first component and a second component embedded within the encapsulation layer; a redistribution layer (RDL) on a first side of the encapsulation layer and directly on and in electrical contact with a first plurality of terminals of the first and se

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US11183488B2 ★★★ 全文

Three-dimensional memory devices with stacked device chips using interposers

YANGTZE MEMORY TECH CO LTD 2021-11-23 Interposer/Pkg

主担当: 設計設計

何の発明か3Dメモリデバイスの製造方法

課題平面メモリセルの特徴サイズが限界に近づくと、プロセス技術や製造手法が困難になりコストも増加する。

解決手段インタポーザを使用して2つのチップを垂直方向に積層し、メモリストリングとチップコンタクト間の電気的接続を行う。

新規性従来は平面構造で製造していたが、本発明では3D構造を使用することで密度制限を克服する。

クレーム範囲インタポーザとチップ間の垂直方向に積層された2つのデバイスチップと、それぞれのチップコンタクト間の電気的接続方法を保護している。

重要度の理由背景技術に記載された課題と解決手段、独立クレームから抽出

US12243840B2 ★★★ 全文

Wirebondable interposer for flip chip packaged integrated circuit die

SAMTEC INC 2025-03-04 Interposer/Pkg

主担当: 設計設計

何の発明かICダイをワイヤーボンディング可能なインターポーザに変換する方法

課題フリップチップ接続とワイヤーボンディングが互換性がない問題

解決手段フリップチップ接続されたICダイの上面にパターン化された電気的導体層を有するインターポーザを使用し、その下面にはワイヤーボンディング可能なピンが配置されている。

新規性従来はフリップチップ接続。本発明ではインターポーザの上面にICダイを接合し、下面にはワイヤーボンディング用のピンを設置する。

クレーム範囲ICダイをパターン化された電気的導体層の上面にフリップチップ接続し、その下面にはワイヤーボンディング可能なピンが配置されているインターポーザを使用すること。

重要度の理由インターポーザー, flip chip mounting, wirebond pads

US11527479B2 ★★★ 全文

Stepped interposer for stacked chip package

INTEL CORP 2022-12-13 Interposer/Pkg

主担当: 設計設計

何の発明かステップ型インターポーザを使用した積層チップパッケージ

課題積層チップパッケージでは、電気部品を収容しつつデバイスの小型化を行うことが難しくなっている。

解決手段柔軟性を持つ2層構造のインターポーザを使用し、より少ないスペースでデカップリング技術を実装する。

新規性従来は単一層のインターポーザを使用していたが、本発明では2層構造を使用することで小型化とコスト削減を達成している。

クレーム範囲チップパッケージにはチップ、パッケージサブストラート、2層構造を持つインターポーザモジュールが含まれており、この構造により電気部品への接続が可能となる。

US11257805B2 ★★★ 全文

Hybrid bonding with uniform pattern density

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-02-22 Interposer/Pkg

主担当: Bonding Bonding

何の発明かチップとウェーハ間のハイブリッド接合構造

課題従来の接合方法では、パターン密度が不均一になりやすい。

解決手段本発明は、チップの底面全体に均一なパターン密度を持つ金属パッドを配置することで、ハイブリッド接合を行う。

新規性従来は非均一なパターン密度。本発明では均一なパターン密度を持つ金属パッドを使用。

クレーム範囲[原文] 1. An integrated circuit structure comprising: a first chip comprising: a semiconductor substrate comprising a top surface at a top surface level and a bottom surface at a bottom surface level; a seal ring; a first wire-bonding structure comprising: a bond stud having a curved top surface, wherein a

重要度の理由ハイブリッドボンディング, uniform pattern density

US12471296B2 ★★★ 全文

High bandwidth memory stack with side edge interconnection and 3D IC structure with the same

ND HI TECH LAB INC 2025-11-11 Interposer/Pkg

主担当: 設計設計

何の発明かIC構造の提案

課題従来の2.5D/3D ICでは、高帯域幅メモリスタックとロジックダイとの間で効率的な電気的接続が難しかった。

解決手段各半導体ダイの側面に配置されたエッジパッドを用いた電気的接続と、垂直方向に堆積した熱伝導層により、高帯域幅メモリスタックとロジックダイとの間で効率的な電気的接続と冷却を実現。

新規性従来はTSVやインタポーザを使用していたが、本発明ではこれらの要素を省略し、エッジパッドと堆積した熱伝導層により解決。

クレーム範囲[原文] 1. An IC structure comprising: a memory stack comprising: a plurality of semiconductor dies horizontally separate with each other, wherein each semiconductor die comprises a top surface, a bottom surface opposite to the top surface, and four sidewalls with a first sidewall, a second sidewall, a thir

US11152308B2 ★★★ 全文

Interposer circuit

FINISAR CORP 2021-10-19 Interposer/Pkg

主担当: 設計設計

何の発明か光学モジュール内のRF接続とIC間の電気的接続に使用されるインタポーザ回路

課題オプトエレクトロニクスモジュール内で、光モジュラーやRF信号用の電気接続とIC間の信頼性と高速化を実現する方法。

解決手段インタポーザ回路を使用して、光学モジュラーとRF接続間の電気的接続を確立し、IC間の信頼性と信号伝送速度を向上。

新規性従来は直接的なワイヤーボンディングを使用していたが、本発明ではインタポーザ回路を介した出平面配置により、信頼性と高速化が実現。

クレーム範囲インタポーザ回路は光学モジュラーの入力端子とRF接続またはDC接続間で電気的に接続され、出平面に展開される。

重要度の理由背景技術・概要・独立クレーム

US11251171B2 ★★★ 全文

Removable interposer

INTEL CORP 2022-02-15 Interposer/Pkg

主担当: 設計設計

何の発明かシステムインパックトの構築方法

課題複数のチップを統合したシステムで、メンテナンス性と製造効率とのトレードオフ

解決手段ブリッジと非一時的な通信要素を持つ基板と、その上に一時的に固定されるインターポーザーと、その上に永久接合された2番目のチップ。インターポーザーが基板に一時的に固定されると、チップ間の通信が確保される。

新規性従来はチップを直接基板に永久接合する。本発明では、インターポーザーを通じて一時的な通信接続を介してチップ間の通信を可能にする。

クレーム範囲基板と第一の永久接合部で接合された第一のチップ、基板に一時的に固定されるインターポーザー、インターポーザーと第二の永久接合部で接合された第二のチップ。これらの構成により、第一のチップと第二のチップ間の通信が確保される。

US11289377B2 ★★★ 全文

Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same

QORVO US INC 2022-03-29 Interposer/Pkg

主担当: CMP CMPDryエッチMetal成膜熱処理

何の発明か Semiconductor chip の製造方法

課題MMICチップでの金属柱突起の設計と均一性の問題

解決手段プレカーバーを薄くし、露出部分に金属層を適用することで、高度な制御で突起を作成。

新規性従来は50μm〜100μmの金属柱を使用していたが、本発明では選択的にエッチングを行い、同じ高さの複数の突起を形成。

クレーム範囲プレカーバーを薄くし、露出部分に金属層を適用することで、高度な制御で突起を作成する方法。特定の構造と材料を使用して、垂直方向の穴も形成し、内部表面を完全に覆う。

US10985107B2 ★★★ 全文

Systems and methods for forming die sets with die-to-die routing and metallic seals

APPLE INC 2021-04-20 Interposer/Pkg

主担当: 成膜成膜Litho

何の発明かダイ間 routngと金属封止を有するダイセットの形成方法

課題従来の露光装置は4倍または5倍の縮小率であり、ダイサイズには32mmが上限である。

解決手段BEOL構築構造内でダイ間 routngと金属封止を形成し、ダイ間の電気的接続を行う。

新規性従来はダイエリアごとに露光。本発明ではダイ間 routngと金属封止をBEOL構築構造内で形成する。

クレーム範囲第一ダイと第二ダイのそれぞれのFEOLダイエリア間にBEOL構築構造を形成し、その中にダイ間 routngを設け、電気的接続を行うダイセット。

重要度の理由back-end-of-the-line, die-to-die routing, metallic seal

US11049841B2 ★★★ 全文

Silicon interposer sandwich structure for ESD, EMC, and EMC shielding and protection

IBM 2021-06-29 Interposer/Pkg

主担当: 設計設計

何の発明か3DパッケージにおけるICデバイスのESD、EMI、EMC保護構造を形成する方法

課題3Dパッケージ化により電子機器の小型化が進む一方で、ICデバイスに対するESD、EMI、EMCの保護は難しくなっている。

解決手段底面と上面のインタポーザーを積層し、その間にICデバイスを配置することで、小型化と同時にESD、EMI、EMCの保護を実現する。

新規性従来は個別のパッケージが必要だったが、本発明ではインタポーザー Sandwich構造により複数のICデバイスを近接に配置できる。

クレーム範囲底面と上面のインタポーザーを積層し、その間にICデバイスを配置することで形成される小型化された Cage構造。この構造はTSVを通じてICデバイスとチップキャリアとの間でI/O接続を提供する。

US10923429B2 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2021-02-16 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か多チップパッケージにおけるダイ間接続構造の提供方法

課題微電子業界では、より高密度、高性能、低コストなチップが必要とされるが、ダイ間の十分な接続数を確保することが難しく、通信性能に影響を及ぼす可能性がある。

解決手段本発明は、ダイ間の密集した接続構造を提供するため、基板上に橋uxtapositionしてダイを接続し、従来のSiインタポーザーを使用せずにコスト効率良く実現する。

新規性従来は大型のSiインタポーザーとTSVが必要だったが、本発明では基板上に橋uxtapositionすることで小型化し、コストを削減できる。

クレーム範囲基板上の開口部や穴内に橋 juxtapositionして4つのダイを接続する多チップパッケージ。

重要度の理由multi-chip package, bridge, Si_インターポーザー, TSV

US11462519B2 ★★★ 全文

Semiconductor device with active interposer and method for fabricating the same

NANYA TECHNOLOGY CORP 2022-10-04 Interposer/Pkg

主担当: Metal Metal

何の発明かアクティブインターポーザとメモリダイ、ロジックダイを組み合わせた半導体装置

課題半導体デバイスの小型化に伴う品質、出力、性能、信頼性の向上と複雑さの低下が困難になっている。

解決手段アクティブインターポーザとメモリダイ、ロジックダイを電気的に接続し、Through 基板 Vias（TSV）やmicro-bumpsを使用してこれらのダイ間の電気的接続を実現している。

新規性従来は単純なダイスタッキングだったが、本発明ではアクティブインターポーザとメモリダイ、ロジックダイの組み合わせにより複雑さを低減しつつ性能を向上させている。

クレーム範囲アクティブインターポーザとメモリダイ、ロジックダイを電気的に接続し、Through 基板 Vias（TSV）やmicro-bumpsを使用してこれらのダイ間の電気的接続を実現した半導体装置。

US11899251B2 ★★★ 全文

Vertical integrated photonics chiplet for in-package optical interconnect

AYAR LABS INC 2024-02-13 Interposer/Pkg

主担当: 設計設計

何の発明か垂直統合光子チップレットの構築

課題光学データ通信システムにおける信頼性と効率的な光子デバイスの実装が難しくなる問題。

解決手段パッケージサブストラート内に配置された光子チップと、その上部に位置する光学接続装置を用いることで、外部デバイスとの電気的および光学的な接続を可能にする。

新規性従来は独立したパッケージ内で実装される光子チップを、パッケージサブストラート内に統合することで、効率的な光学接続を実現。

クレーム範囲[原文] 1. A vertical integrated photonics chiplet assembly, comprising: a package substrate, wherein the package substrate is a monolithic structure having a substantially uniform material composition; an external device connected to a top surface of the package substrate; a photonics chip disposed within

US11217564B2 ★★★ 全文

Stack packages with interposer bridge

SK HYNIX INC 2022-01-04 Interposer/Pkg

主担当: 設計設計

何の発明かスタックパッケージにおけるインターポーザ橋接構造

解決手段下部半導体チップと上部半導体チップを介してパッケージサブストラートに電気的に接続するためのインターポーザ橋接構造を提供。

新規性従来は単純なスタック構造を使用していたが、本発明では上部半導体チップの特定領域に再配線層（RDL） Pattern を配置し、効率的な信号伝送と電源供給を実現。

クレーム範囲下部半導体チップとパッケージサブストラートとの間に配置されたインターポーザ橋接構造を備えたスタックパッケージ。この構造は、上部半導体チップが特定の領域に再配線層（RDL） Pattern を有し、効率的な信号伝送と電源供給を行うことを保護。

US11476241B2 ★★★ 全文

Interposer, microelectronic device assembly including same and methods of fabrication

MICRON TECHNOLOGY INC 2022-10-18 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体インタポーザとその製造方法

課題従来のインタポーザは、複数のダイ間の接続やメモリデバイスとの接続に問題があった。

解決手段本発明では、インタポーザ内にキャッシュメモリを設け、ダイと直接的な通信を可能にしている。

新規性従来はインタポーザ上にキャッシュメモリが無かった。本発明では、インタポーザの半導体材料内部にキャッシュメモリを配置することで、ダイとの直結化を実現した。

クレーム範囲[原文] 1. An interposer for a microelectronic device assembly, comprising: a body extending in a plane and comprising a semiconductor material; locations on a surface of the body for operably coupling multiple microelectronic devices to circuitry of the body; and cache memory within the semiconductor mater

重要度の理由半導体材料、インタポーザ、キャッシュメモリ

US11876053B2 ★★★ 全文

Multi-chip package and method of providing die-to-die interconnects in same

INTEL CORP 2024-01-16 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か多チップパッケージにおけるダイ間接続構造の提供方法

課題微電子業界では、より高密度、高性能、低コストなチップが必要とされるが、ダイ間接続密度を確保するためには製造上の課題がある。

解決手段本発明は、ダイ間接続密度を向上させるために、サブストラート上に橋uxtapositionしてダイを接続する方法を提供する。

新規性従来のSiインターポーザを使用した方法と比較し、本発明では小型でコスト効率の良い橋を使用することで、ダイ間接続密度を大幅に向上させることができる。

クレーム範囲[原文] 1. A multi-chip package comprising: a substrate having a first side, an opposing second side, and a third side that extends from the first side to the second side, the third side constituting a portion of an outside perimeter of the substrate; a first die attached to the first side of the substrate;

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US12451466B2 ★★★ 全文

Edge interface placements to enable chiplet rotation into multi-chiplet cluster

MICRON TECHNOLOGY INC 2025-10-21 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを回転させることによるインターフェース配置

課題チップレットシステムにおける入出力(I/O)の対応が難しくなる問題。

解決手段チップレットの周辺に配列されたI/Oピンを対称的に配置し、異なるチップレット間でI/Oピンを連接することでI/Oの整合性を確保。

新規性従来は個別のチップレットごとに非対称なI/Oピン配置。本発明ではチップレットの周辺に対称的にI/Oピンを配置し、異なるチップレット間で連接することで整合性を確保。

クレーム範囲複数のチップレットを回転させながら互いの入出力ピンを対称的に配置し、導電インタコンを使用して相互に接続する方法。

重要度の理由チップレットs, インターポーザー, I/O pads

US12417988B2 ★★★ 全文

Interposer, method for fabricating the same, and semiconductor package having the same

SAMSUNG ELECTRONICS CO LTD 2025-09-16 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザーとその製造方法および搭載した半導体パッケージ

課題電子機器の小型化、多機能化、高性能化に伴うメモリ帯域幅の向上が必要。

解決手段基板上の配線構造とインタポーザー保護層を有し、その間にインタポーザーパッドとインタポーザートルーステールを設けることで、接続突起の数と密度を増加させ、メモリ帯域幅を向上させる。

新規性従来は基板上に直接配線構造を形成。本発明ではインタポーザー保護層とパッド凹部を設け、その間にインタポーザーパッドとインタポーザートルーステールを配置する。

クレーム範囲基板の2つの面に配線構造とインタポーザートルーステールを有し、その間にインタポーザーパッドを設け、さらにインタポーザー保護層を形成することで、接続突起の数と密度を増加させた半導体パッケージ。

重要度の理由インタポーザー、保護層、パッド凹部、インタポーザートルーステール

US11784794B2 ★★★ 全文

Active interposer for localized programmable integrated circuit reconfiguration

INTEL CORP 2023-10-10 Interposer/Pkg

主担当: 設計設計

何の発明かプログラム可能な集積回路用のアクティブインターポーザーを含むパッケージング構造

課題従来のプログラマブル集積回路は再配置速度が遅く、データセンターでの仮想化要件に追いつかない。

解決手段パッケージ内にキャッシュ機能を持つアクティブインターポーザーと補助チップを設置し、プログラム可能な集積回路上のロジックセクターへの配置ビットストリームを高速化する。

新規性従来は外部からの配置ビットストリームのみを使用。本発明ではインターポーザーと補助チップに内蔵されたメモリからロジックセクターへの配置ビットストリームを高速に取得できる。

クレーム範囲パッケージサブstrate上に設置されたインターポーザーと補助チップが、プログラム可能な集積回路上のロジックセクターの再構成速度を向上させること。

重要度の理由programmable integrated circuit, reconfiguration speed, cache function

US11749572B2 ★★★ 全文

Testing bonding pads for chiplet systems

MACRONIX INT CO LTD 2023-09-05 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステム向けにバONDピンをワafferレベルでテストする方法

課題チップレットシステムでは、小さなバONDピンがプローブされず、信号測定できない問題がある。

解決手段異なるICデバイス間のバONDピンをワafferレベルでテストできる構造を提供。特定のバONDピンを選択して測定するメカニズムを実装。

新規性従来は全てのピンを同時に測定できなかったが、本発明では特定のピンを選択的に測定できる。

クレーム範囲バONDピンとセカンダリーバONDピンを用いてワafferレベルでピンの電気的状態をテストする構造。選択信号に基づいて特定のピンを選択して測定するメカニズムも含まれる。

US12119304B2 ★★★ 全文

Very fine pitch and wiring density organic side by side chiplet integration

APPLE INC 2024-10-15 Interposer/Pkg

主担当: Metal Metal熱処理Litho

何の発明か多チップlet構造における微細なダイ間接続

課題モバイルデバイス向けパッケージングで、より多くの機能をより小さなスペースに統合する必要性。

解決手段複数のダイ間の微細な接続のために、ダイレベルとパッケージレベルでの再配線層（RDL） (RDL) を用いる。さらに、光画像可能な有機ダイレクティブ層を埋め込むことで接触ピン密度とダイ間接続の配線密度を向上。

新規性従来はダイレベルBEOL構造でダマセネン加工を使用していたが、本発明ではパッケージレベルRDLでも同様の加工を適用。

クレーム範囲[原文] 1. A package comprising: a die set encapsulated in a molding compound layer; a package-level redistribution layer (RDL) spanning across the die set and the molding compound layer and on and in electrical connection with the die set; wherein each die in the die set includes a die-level back end of th

US11856696B2 ★★★ 全文

Electronic device including interposer

SAMSUNG ELECTRONICS CO LTD 2023-12-26 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスにおけるインターポーザ

課題異なる高さの電子部品に対応するためのスペースが無駄になる問題

解決手段多段構造を持つインターポーザを使用し、電子部品間での干渉を防ぐ。

新規性従来は単一形状のインターポーザを使用。本発明では多段構造を持つインターポーザを使用し、異なる高さの電子部品に対応。

クレーム範囲[原文] 1. An electronic device comprising: a first circuit board including a first electronic component and a second electronic component disposed on a first side of the first circuit board; a second circuit board spaced apart from the first circuit board and having a second side facing the first side of t

重要度の理由多段構造, 電子部品間干渉防止

US11710701B2 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2023-07-25 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを含む半導体パッケージの製造方法

課題高集積化された複数の半導体チップ間の接続に印刷基板が不適切である場合、インタポーザを使用した半導体パッケージが必要となる。

解決手段下 redistribution ライン構造と上 redistribution ライン構造を用いた多層構造により、複数の半導体チップ間の接続を実現する。インタポーザは独立して配置され、異なる接合柱と接続することで高集積化されたチップ間の信号伝送を可能にする。

新規性従来は単一の基板上で全ての接続を行うが、本発明ではインタポーザを使用し、複数の半導体チップ間の接続を分離して実現する。

クレーム範囲[原文] 1. A method of manufacturing a semiconductor package, the method comprising: forming a lower redistribution line structure, the lower redistribution line structure comprising a plurality of lower insulating layers and a plurality of lower redistribution line patterns respectively on at least one of

重要度の理由インターポーザー, lower redistribution line 構造, upper redistribution line 構造

US12051680B2 ★★★ 全文

Semiconductor package aligning interposer and substrate

SAMSUNG ELECTRONICS CO LTD 2024-07-30 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとサブストラートを適切にalinするための半導体パッケージ

解決手段コンネクタとチップ間、およびコンデンサの役割によりインタポーザとサブストラートを正確にalin。ガイドパターンを利用し、キャパシタがインタポーザとサブストラートの間に位置すること。

新規性従来は直接的な電気接続が難しかったが、本発明ではコンネクタとキャパシタを介してインタポーザとサブストラートをalinする方法が提案されている。

クレーム範囲[原文] 1. A semiconductor package comprising: a first substrate; a first semiconductor chip disposed on the first substrate; an interposer disposed on the first semiconductor chip; a connecter spaced apart from the first semiconductor chip in a first horizontal direction and extending between the first sub

重要度の理由インタポーザとサブストラートのalin、キャパシタの役割

US11088115B2 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2021-08-10 Interposer/Pkg

主担当: Metal Metal

何の発明かインタポーザとそのを含む半導体パッケージの提供

課題高品質要件とHBMの採用により、インタポーザのサイズが増大し、プロセス難易度が上昇し、製造効率が低下する可能性がある。

解決手段異なるプロセス難易度を持つリダイist配列を分離して複数の接続構造を作り、単一の保護層内で並行に配置することで、プロセス難易度を低減し、製造効率と出力を向上させつつ、インタポーザの大きな面積を確保する。

新規性従来は同一の接続構造が複数の半導体チップに重ねて配置されていた。本発明では異なる接続構造が独立して配置され、それぞれが少なくとも1つの半導体チップと部分的に重なる。

クレーム範囲[原文] 1. A semiconductor package comprising: an interposer including a plurality of connection structures disposed to be spaced apart from each other in a first direction, and each including an insulation layer and a plurality of redistribution layers extending in the first direction and disposed in or on

US11557541B2 ★★★ 全文

Interconnect architecture with silicon interposer and EMIB

INTEL CORP 2023-01-17 Interposer/Pkg

主担当: 設計設計

何の発明か電子パッケージにおけるインタコン接続構造

課題HPC向けCPUとDRAM間の帯域幅制限

解決手段EMIBを使用したインタposerとチップレット間の電気的接続により、高帯域幅を実現。

新規性従来は単一またはスタックドダイ配置のDRAMをCPUに近接配置。本発明ではEMIBを用いてダイキューブ間およびインタposerとの電気的接続を実現。

クレーム範囲[原文] 1. An electronic package, comprising: a package substrate; an interposer on the package substrate; a first die cube and a second die cube on the interposer, wherein the interposer includes conductive traces for electrically coupling the first die cube to the second die cube; a die on the package sub

重要度の理由EMIB, die_stacking

US11264332B2 ★★★ 全文

Interposers for microelectronic devices

MICRON TECHNOLOGY INC 2022-03-01 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体デバイス構造を積層するためのインタポーザ

課題従来のインタポーザでは、高帯域通信能力と耐破損性を同時に達成するのが難しかった。

解決手段非有機材料からなる半導体コアと複数の Redistribution Layers (RDL) を用いたインタポーザ構造により、高帯域通信と耐破損性を両立させた。

新規性従来は単一の RDL 使用。本発明ではコア内に回路要素を形成し、さらにコア上部に追加の RDL を設けることで高帯域通信と耐久性を向上させた。

クレーム範囲インタポーザは、半導体材料からなるコアとその両面に配置された複数の RDL および垂直接点を持つ。さらに、コア内に形成された回路要素も含まれる。

US12199025B2 ★★★ 全文

Interposer structure containing embedded silicon-less link chiplet

DIDREW TECH BVI LIMITED 2025-01-14 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージング装置におけるシーベルリンクチップレットと再配線層（RDL）インターポーザーの組み合わせ

課題従来のシリコン・ガラス・有機インターポーザーには性能制限やコスト問題がある。

解決手段高密度な Si-less リンクチップレットと低密度な再配線層（RDL）インターポーザーの組み合わせにより、高い帯域幅接続を実現し、コスト効率を向上。

新規性従来のシリコン・ガラス・有機インターポーザーとは異なり、Si-less リンクチップレットは非シリコン材料を使用し、高密度接続を可能にしている。

クレーム範囲印刷回路板と複数のダイを電気的に接続するためのインターポーザ構造で、その構造には Si-less リンクチップレットと再配線層（RDL）インターポーザーの組み合わせが含まれており、コスト効率と高密度接続を向上させている。

重要度の理由Si-less link チップレット, 再配線層（RDL）インターポーザー

US10971422B2 ★★★ 全文

Semiconductor die assembly having a heat spreader that extends through an underlying interposer and related technology

MICRON TECHNOLOGY INC 2021-04-06 Interposer/Pkg

主担当: Bonding Bonding

何の発明か熱伝散配器を有する半導体ダイアセンブリ

課題多層ダイパッケージにおける垂直方向の熱伝散が不足している。

解決手段貫通型支柱とカップで構成される熱伝散配器を使用し、下位ダイから上位ダイへの垂直方向の熱伝散を向上させる。

新規性従来は低熱伝導率材料のインターポーザを使用していたが、本発明では貫通型支柱とカップを使用することで垂直方向の熱伝散を改善している。

クレーム範囲[原文] 1. A semiconductor die assembly, comprising: an interposer comprising a substrate material having a first side surface, a second side surface, an opening extending from the first side surface to the second side surface defining an annulus through the substrate material, a first die region at one sid

重要度の理由貫通型支柱とカップ

US11063017B2 ★★★ 全文

Embedded organic interposer for high bandwidth

INVENSAS CORP 2021-07-13 Interposer/Pkg

主担当: 設計設計

何の発明か有機埋め込みインターポーザーによる高帯域幅微電子デバイス

課題高度に集積化されたチップ間の信号伝送において、細い配線により生じる抵抗と容量の増大が帯域幅を制限する。

解決手段有機埋め込みインターポーザーを使用し、より太い配線と更多的なレイヤーを提供することで、長距離での高帯域幅伝送能力を実現。

新規性従来のインターポーザーは薄い配線を使用していたが、本発明では有機材料を埋め込み、より太い配線と更多的なレイヤーを提供している。

クレーム範囲微電子デバイスには少なくとも1つの無機層があり、その中に有機埋め込みインターポーザーが埋め込まれており、4以上の水平ルーティング層が配置されている。これらの配線は、各層に太い導体を含み、15mmの長さで1〜2GHzから20〜60GHzの帯域幅を提供する。

US11791282B2 ★★★ 全文

Semiconductor package including part of underfill on portion of a molding material surrounding sides of logic chip and memory stack on interposer and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2023-10-17 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段内部デバイス間のクラック生成を最小限に抑え、異なる高さを持つモールディングマテリアルを使用し、一部は下封止材によって覆われることで実現。

新規性従来は同一高度のモールディングマテリアルが使用されていた。本発明では、参考エリアと凹部エリアを設け、凹部エリアの高さは参考エリアよりも低くすることでクラック生成を抑制。

クレーム範囲[原文] 1. A semiconductor package comprising: a substrate; an interposer on the substrate; a first underfill between the substrate and the interposer; at least one logic chip and at least one memory stack on the interposer; and a molding material on the interposer while surrounding a side surface of the at

重要度の理由モールディングマテリアルと下封止材の使用

US11804470B2 ★★★ 全文

Wafer level passive heat spreader interposer to enable improved thermal solution for stacked dies in multi-chips package and warpage control

INTEL CORP 2023-10-31 Interposer/Pkg

主担当: Metal Metal

何の発明かウェーフレベルのパッシブヒートスプレッダー・インターポーザを用いたマルチチップパッケージの熱管理改善

課題マルチチップパッケージで異なる高さのダイを積層する際、同一の熱界面材料を使用できない問題。

解決手段複数のダイとインターポーザ間の熱伝導を制御し、単一の熱ソリューションを実装可能にする。

新規性従来は異なるダイ高さに対応するため複数の熱ソリューションが必要だったが、本発明では同一のインターポーザ厚さを使用することで単一化できる。

クレーム範囲ウェーフレベルのパッシブヒートスプレッダー・インターポーザを積層ダイと組み合わせたマルチチップパッケージ。複数のダイ間の熱伝導を制御し、単一の熱ソリューションを実現。

US11749649B2 ★★★ 全文

Composite IC chips including a chiplet embedded within metallization layers of a host IC chip

INTEL CORP 2023-09-05 Interposer/Pkg

主担当: Bonding BondingMetal熱処理

何の発明かICチップ内のチップレットをメタル化層に埋め込む構造

課題モナリフィックIC製造には性能制限があり、複数のICチップ統合技術は高コストや接続遅延などの問題がある。

解決手段異なるデバイスレイヤーとメタル化層を有する2つのICチップを1つのホストICチップ上に配置し、3番目のメタル化層を形成することで複数のトランジスタ間の接続を改善。

新規性従来は異なるICチップ間をパッケージングルーティングで接続していたが、本発明では同一または異種プロセスからのチップレットをメタル化層に埋め込むことでより効率的な接続を実現。

クレーム範囲1番独立クレームは、異なるデバイスレイヤーとメタル化層を持つ2つのICチップを同一ホストICチップ上に配置し、その間に3番目のメタル化層を形成する構造を保護。

US11444067B2 ★★★ 全文

Stacked interposer structures, microelectronic device assemblies including same, and methods of fabrication, and related electronic systems

MICRON TECHNOLOGY INC 2022-09-13 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かSi_interposerとmemory_deviceをstackingしてGPUと接続する構造

課題従来のmicroelectronic device assemblyでは、多層化や高速通信に課題があった。

解決手段Si_interposerとmemory_deviceをstackingし、TSVsを使用して高速なデータ転送を行う。

新規性従来は単一のinterposer上にhost deviceとmemory deviceを配置。本発明ではstacked interposerを使用し、より効率的な信号伝達が可能となった。

クレーム範囲[原文] 1. A stacked interposer structure, consisting of: a first interposer comprising: a first core comprising a semiconductor material; a first redistribution structure comprising multiple redistribution layers (RDLs) over a side of the first core, the first redistribution structure configured for operab

US11804462B2 ★★★ 全文

Hybrid bonding structures and semiconductor devices including the same

SAMSUNG ELECTRONICS CO LTD 2023-10-31 Interposer/Pkg

主担当: Bonding Bonding

何の発明か低温度での接合構造とそのを含む半導体装置

解決手段低温度で接合するためのハイブリッド接合構造とそれを含む半導体装置を開発。 solder particles に Sn, Ag, Bi の合金と CeO2 の陶瓷粒子を用いることで、接合部の弾性係数を制御。

新規性従来は高温での接合が一般的だったが、本発明では低温度でも接合可能。また、特定の金属と陶瓷粒子の組み合わせにより接合強度と信頼性を向上。

クレーム範囲低温度で接合するためのハイブリッド接合構造は、Sn-Ag-Bi 合金と CeO2 の陶瓷粒子を含む solder paste を使用し、接合部の弾性係数を制御することで実現。

US12021062B2 ★★★ 全文

Edge interface placements to enable chiplet rotation into multi-chiplet cluster

MICRON TECHNOLOGY INC 2024-06-25 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを回転させることによるインターフェース配置

課題チップレットシステムにおける入出力(I/O)の対応が難しい。

解決手段チップレットは異なる機能を持つ列に並べられ、それぞれの側には対称的にI/Oピンブロックが配置され、主I/Oチャネルと副I/Oチャネルに分かれている。

新規性従来は非対称なI/Oピン配置。本発明ではチップレットの両側に対称的なI/Oピンブロックを配置し、主副チャネルに分ける。

クレーム範囲チップレットが基板上に並べられ、それぞれの側に対称的にI/Oピンブロックが配置され、主I/Oチャネルと副I/Oチャネルに分かれているシステム。また、メモリコントローラチップレットを含むメモリデバイスにおいても同様の構造を持つ。

重要度の理由チップレットs, I/O channels, symmetric blocks

US12170263B2 ★★★ 全文

Fabricating active-bridge-coupled GPU chiplets

ADVANCED MICRO DEVICES INC 2024-12-17 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かGPUチップレットを活性ブリッジ接合して形成する方法

課題GPUワークは並列性が高いが、同期が必要な部分もあるため、従来のチップレット設計ではメモリの一貫性を確保するのが難しい。

解決手段活性ブリッジチップレットを使用し、2つのGPUチップレット間で共有メモリの一貫性を維持する方法。活性ブリッジはL3キャッシュを含み、このキャッシュが一貫性を持つように接続される。

新規性従来のGPUでは一連のワークセクションを異なるスレッドに分散させることが難しかったが、本発明では活性ブリッジチップレットを使用して一貫性のあるキャッシュメモリを実現。

クレーム範囲2つのGPUチップレットと活性ブリッジチップレットを接合し、活性ブリッジチップレットがGPUチップレット間で共有メモリの一貫性を持つようにする方法。さらに、これらのチップレットを基板に設置する。

重要度の理由GPU チップレットs, active bridge, cache coherence

US12107082B2 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on-package structures

INTEL CORP 2024-10-01 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型底面パッケージとパッケージオンパッケージ構造の製造

解決手段オフセットインターポーザを用いて、ロジックデバイスとメモリデバイス間の接合問題を解消し、大型底面パッケージやパッケージオンパッケージ構造の製造を可能にした。

新規性従来は直接的な接合を使用していたが、本発明ではオフセットインターポーザとバッファ層を介して接合することで、デバイス間の問題を解消した。

クレーム範囲[原文] 1. A package, comprising: an interconnect structure, the interconnect structure having a top side and a bottom side and having an interconnect structure lateral width; a first plurality of bumps coupled to the bottom side of the interconnect structure; an electronic device having an active surface c

重要度の理由オフセットインターポーザ, バッファ層

US11824010B2 ★★★ 全文

Interposers for microelectronic devices

MICRON TECHNOLOGY INC 2023-11-21 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か半導体インタポーザーの構造と製法

課題従来のインタポーザーでは、高帯域通信や耐破損性を向上させることが難しかった。

解決手段非有機半導体コアと複数の Redistribution Layers（RDL）を使用し、活性および非活性回路要素を配置することで、高帯域通信と耐久性を両立させた。

新規性従来は単一の RDL 使用。本発明では多層 RDL を用いることで、より高い帯域幅と耐破損性を実現した。

クレーム範囲非有機半導体コアを持つインタポーザーで、その両面に複数の Redistribution Layers（RDL）を設け、活性および非活性回路要素との接続を行う構造。

US11251157B2 ★★★ 全文

Die stack structure with hybrid bonding structure and method of fabricating the same and package

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-02-15 Interposer/Pkg

主担当: Bonding Bonding

何の発明かダイスタック構造とその製造方法およびパッケージ

課題3DICsの互いに異なるプローブマークを持つ2つのダイをハイブリッド接合して堆積する技術的な問題。

解決手段異なるプローブマークを持つ2つのダイを接合するために、それぞれのダイに探針接触部と被覆材料を配置し、その間に遮断層を設ける。さらに、ダミー金属層を被覆材料に埋め込むことでダイを接合する。

新規性従来は単一のプローブマークを使用していたが、本発明では異なるプローブマークを持つ2つのダイをハイブリッド接合することで、より精密な測定や検証が可能となった。

クレーム範囲異なるプローブマークを持つ2つのダイをハイブリッド接合して堆積する構造とその製造方法。被覆材料と遮断層を使用し、ダミー金属層を介してダイを接合する。

US11735530B2 ★★★ 全文

Semiconductor device and method of integrating RF antenna interposer with semiconductor package

STATS CHIPPAC PTE LTD 2023-08-22 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かRFアンテナインタポーザを備えた半導体デバイスとその製造方法

課題従来のインテグラルRFアンテナは、RF信号の伝送と受信性能が不十分である。

解決手段基板上に電気回路を形成した後、インタポーザ上にアンテナを配置し、そのアンテナが基板と同じ面積を占めるようにする。

新規性従来は異なる基板上で製造されたRFアンテナと半導体デバイスを組み合わせていた。本発明では、インタポーザ上にアンテナを配置することで、RF信号の伝送と受信性能が向上している。

クレーム範囲[原文] 1. A method of making a semiconductor device, comprising: providing a substrate; disposing a first electrical component over a first surface of the substrate; and disposing an antenna interposer over the substrate with the first electrical component connected to a first antenna disposed on a surface

US11488944B2 ★★★ 全文

Integrated circuit package for high bandwidth memory

GOOGLE LLC 2022-11-01 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリスタックとロジックダイを接続する半導体パッケージ

課題大規模なシリコンインターポーザーが必要でコストが高く、歪みによる製造不良が多い。

解決手段HBMスタックとの接続に幅の広いチャネルを使用し、印刷されたトラースを用いてシリコンインターポーザーの一部を置き換えることで、コスト削減と生産性向上を達成する。

新規性従来はシリコンインターポーザーのチャネルを使用していたが、本発明では印刷されたトラースを用いる。

クレーム範囲この発明は、基板上にHBMスタックを受け入れるための構造と、その基板上に配置されるインターポーザー上のロジックダイとの間で接続するための幅広いチャネルと印刷されたトラースを含む半導体パッケージである。

重要度の理由大規模なシリコンインターポーザー、印刷されたトラース

US11081440B2 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2021-08-03 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサとそのを含む半導体パッケージ

課題大型ウェーフによるインピオサの歪み抑制が難しくなる問題。

解決手段上部被膜層と下部被膜層の圧縮応力を用いた歪み抑制構造。接点パッドと上部被膜層の底面は同一平面に保つ。

新規性従来は単一層の被膜を使用していたが、本発明では多層構造の被膜を採用し歪み抑制効果を向上させた。

クレーム範囲[原文] 1. An interposer comprising: a base substrate; an interconnection structure arranged on a top surface of the base substrate and comprising a metal interconnection pattern; a connection pad arranged on the interconnection structure and electrically connected to the metal interconnection pattern of th

US12087689B2 ★★★ 全文

Selectable monolithic or external scalable die-to-die interconnection system methodology

APPLE INC 2024-09-10 Interposer/Pkg

主担当: Bonding Bonding成膜Litho

何の発明か多チップ構造とその製造方法

課題従来の2D、2.5D、3Dパッケージングではダイ間接続が複雑でコストが高い。

解決手段同一ウェーハ上でダイを並列配置し、ダイ間ルーティングとダイ内ルーティングを統合してダイ間接続を柔軟に制御できるようにする。

新規性従来はダイを個別に製造後、後工程で接続する必要があったが、本発明ではダイの初期段階でダイ間ルーティングを設計し、ダイ内とダイ間の接続を選択的に実現できる。

クレーム範囲[原文] 1. A multi-die structure including: a routing layer including a first package-level bond pad, a second package-level bond pad, and a package-level die-to-die routing electrically connecting the first package-level bond pad to the second package-level bond pad; a first die bonded to a first side of t

重要度の理由multi-die 構造, die-to-die routing, package-level connection

US11911839B2 ★★★ 全文

Low temperature hybrid bonding

ADVANCED MICRO DEVICES INC 2024-02-27 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か低温度でのハイブリッド接合

課題従来のハイブリッド接合は400°C以上の高温で1〜2時間必要だが、高帯域幅メモリーなどの温度感受性高いアプリケーションには適さない。

解決手段第一ダイと第二ダイの接合部所定位置に突起を設け、初期熱膨張を減らし、低温度での接合を可能にする。

新規性従来は400°C以上の高温が必要だったが、本発明ではダイ上の突起を利用することで低温度で接合できる。

クレーム範囲[原文] 1. A semiconductor device comprising: a first die, the first die including: a first dielectric layer; and a plurality of first bond pads formed within apertures in the first dielectric layer, wherein each of the first bond pads includes a base portion and an annular portion plated on the base portio

重要度の理由低温度、ハイブリッド接合

US11610814B2 ★★★ 全文

Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same

QORVO US INC 2023-03-21 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3Dおよび2.5Dパッケージ用の半導体チップとその製造方法

課題MMICチップの金属柱突起の設計と均一性の問題

解決手段SiCやSiなどの基板に等しい高さの突出部を設け、その内側にメタル層を形成し、上部に電子部品を配置することで、金属柱突起の課題を克服。

新規性従来は金属柱突起を使用していたが、本発明では基板と突出部を同一材料で形成し、その内側にメタル層を覆うことで、設計と均一性の問題を解決。

クレーム範囲第一チップと第二チップを積層する構造で、第一チップには基板と突出部、金属層が含まれ、第二チップには基板と突出部、金属層が含まれており、これらは電気的に接続されている。

重要度の理由metal pillar bumps, 基板 base, protrusions

US11296069B2 ★★★ 全文

Substrate interposer on a leaderframe

FAIRCHILD SEMICONDUCTOR 2022-04-05 Interposer/Pkg

主担当: 設計設計

何の発明かリードフレームとインピオサァーを使用したチップスタック構造の製造方法

課題従来のパッケージング技術では、コストが高めで熱性能が劣る問題がある。

解決手段リードフレームとインピオサァーを組み合わせた新しいチップスタック構造により、低コストかつ高性能なデバイスを実現する。

新規性従来は独立したデバイスを使用していたが、本発明ではリードフレームとインピオサァーを組み合わせることで、より高度な統合を達成している。

クレーム範囲リードフレームとインピオサァーの組み合わせによるチップスタック構造の製造方法を保護しており、具体的にはリードフレームとインピオサァー間の接続方法が含まれる。

重要度の理由背景技術に記載された課題、解決手段、独立クレームから抽出

US11094672B2 ★★★ 全文

Composite IC chips including a chiplet embedded within metallization layers of a host IC chip

INTEL CORP 2021-08-17 Interposer/Pkg

主担当: Bonding BondingMetal熱処理

何の発明かチップレットをメタル化層内に埋め込むIC構造

課題モノリシックIC製造には性能制限があり、複数のICチップ統合技術が調査されているが、コストが高い、挿入効率が低く、z高さが増す等の問題がある。

解決手段ホストICチップとチップレットをメタル化層間に配置し、上部メタル化層にFLIインターフェースを設けることで、複数のデバイスレイヤー間の統合を改善する。

新規性従来は異なるICチップをパッケージレベルで統合していたが、本発明ではホストチップとチップレットをメタル化層間に埋め込むことで、効率的な統合を実現。

クレーム範囲ホストチップの下部メタル化層と第一デバイスレイヤー、チップレットの上部メタル化層と第二デバイスレイヤー、そして上部メタル化層に設けられたFLIインターフェースを有するIC構造。

US11798932B2 ★★★ 全文

Offset interposers for large-bottom packages and large-die package-on-package structures

INTEL CORP 2023-10-24 Interposer/Pkg

主担当: 設計設計

何の発明かオフセットインターポーザを使用した大型底面パッケージとパッケージオンパッケージ構造の製造方法

解決手段オフセットインターポーザを用いて、ロジックデバイスとメモリデバイス間の接合問題を分離し、より効率的なパッケージングを実現。

新規性従来は垂直方向に配置されるデバイス間の接合問題に対処するためのオフセットインターポーザを使用。本発明では、異なる高度で配置されたデバイス間の接合問題を解決。

クレーム範囲[原文] 1. A package, comprising: an interconnect structure, the interconnect structure having a top side and a bottom side; a first plurality of bumps coupled to the bottom side of the interconnect structure; an electronic device mounted flip-chip fashion upon the top side of the interconnect structure, th

重要度の理由オフセットインターポーザ, デバイス接合

US12543577B2 ★★★ 全文

Bonded structure with active interposer

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2026-02-03 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体要素を接合する構造

解決手段異なる半導体要素間で複数の電気的接続パターンを選択可能にするためのインターポーザとスイッチング回路を使用。

新規性従来は単一の固定接続が採用されていたが、本発明ではインターポーザ上にスイッチング回路を配置し、異なる接触端子間で電気的接続を切り替えることが可能となった。

クレーム範囲[原文] 1. A bonded structure comprising: a first semiconductor element having a first contact pad; an interposer having a second contact pad on a first side of the interposer and a third contact pad and a fourth contact pad on a second side of the interposer opposite the first side, the second contact pad

US11145547B2 ★★★ 全文

Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same

QORVO US INC 2021-10-12 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かSiC基板と突起部を有するチップの構造と製法

課題2.5Dおよび3Dパッケージングにおける金属柱突起の設計と均一性問題

解決手段SiCやダイヤモンドなどの材料を使用した基板と突起部を有し、垂直方向に積層可能なチップ構造。金属層は突起部と基板の内側表面を覆い、電子部品が電気的に接続される。

新規性従来の金属柱突起は50μm〜100μmで設計難だが、本発明ではSiCやダイヤモンドなどの材料を使用し、基板と突起部を同一高度に形成することで解決。

クレーム範囲SiCやダイヤモンドなどの材料を使用した基板と突起部を有するチップの構造とその製法。金属層は突起部と基板の内側表面を覆い、電子部品が電気的に接続される。

重要度の理由metal pillar bumps, SiC, 基板 base and protrusions

US12469630B2 ★★★ 全文

Inductor and transformer semiconductor devices using hybrid bonding technology

INTEL CORP 2025-11-11 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明かインダクターとトランスフォーマーを形成するためのハイブリッドボンディング技術

課題低抵抗性素材を近接配置することで生じる磁場歪曲やQ因子低下

解決手段2つのシリコンダイ間に中間スタンドオフ基板を介してハイブリッドボンディングを使用し、磁場の歪曲とQ因子の低下を軽減。

新規性従来は直接接続または単層材料のみ。本発明では多層構造のスタンドオフ基板を使用。

クレーム範囲2つのシリコンダイ間に中間スタンドオフ基板を介してハイブリッドボンディングで接合し、磁場とQ因子を改善したインダクターとトランスフォーマーの形成方法。

重要度の理由low resistivity, magnetic field distortion, Q factor

US11984371B2 ★★★ 全文

Testing bonding pads for chiplet systems

MACRONIX INT CO LTD 2024-05-14 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムにおける接合ピンのテスト方法

課題接合ピンが小さすぎるため、ワイヤーレベルでの測定が困難。

解決手段異なるICデバイス間を接続する第1種の接合ピンと、電気的に接続されない第2種の接合ピンを使用し、第1種の接合ピンは第2種の接合ピンに経由してテストされる。

新規性従来は直接測定が困難な小さな接合ピンをテストする手段がなかった。本発明では、特定の接合ピンを選択的にテストできるようにすることで解決している。

クレーム範囲[原文] 1. A chiplet system, comprising: multiple integrated circuit devices electrically connected together, wherein the integrated circuit devices comprise an integrated circuit device comprising: an integrated circuit; a plurality of first type bonding pads electrically connected to the integrated circui

重要度の理由チップレット, bonding, testing

US10998302B2 ★★★ 全文

Packaged device with a chiplet comprising memory resources

INTEL CORP 2021-05-04 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かチップレットとホストチップを接続する構造

課題大規模なプロセッサコアを持つCPUやGPUで、キャッシュメモリとの統合に伴う製造上の制約と性能低下。

解決手段異なる metallization feature pitch のハードウェアインターフェースを使用し、チップレットをホストチップの表面に配置することでデータローカリティを改善。

新規性従来は統一されたメタリゼーションピッチでキャッシュメモリとプロセッサコアを統合。本発明では異なるピッチを持つインターフェースを使用し、効率的な接続を実現。

クレーム範囲[原文] 1. A packaged device comprising: a host chip comprising a processor core; a chiplet comprising a memory coupled to communicate with the processor core via a first hardware interface at a first side of the chiplet; and a second hardware interface comprising conductive contacts at a second side of the

US11264345B2 ★★★ 全文

Conductive barrier direct hybrid bonding

INVENSAS BONDING TECH INC 2022-03-01 Interposer/Pkg

主担当: Bonding Bonding

何の発明か直接ハイブリッド接合構造の形成方法

解決手段金属接触構造を形成し、その上部に導電バリア層を形成してから削除することで、接触構造とバリア層との間の直接的な接合を作成する。

新規性従来は接触構造の上部が露出していたが、本発明ではバリア層を除去することで接触構造とバリア層の間に隙間ができる。

クレーム範囲[原文] 1. A bonded structure, comprising: a first element comprising: a first dielectric layer having a first polished contact surface, and a first conductive contact structure formed in a portion of the first dielectric layer; a second element directly bonded to the first element without an intervening ad

US11469166B2 ★★★ 全文

Packages with Si-substrate-free interposer and method forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-10-11 Interposer/Pkg

主担当: 設計設計

何の発明かSi-less インターポーザーを用いたパッケージとその形成方法

課題複数のデバイスダイを同一パッケージに組み込む際の互いの接続と冷却

解決手段Damascene構造を使用した電気経路と、半導体基板無しのインタポーザーを用いたデバイスダイの配置により複数のデバイスダイを接続。さらに、金属フィートが半導体基板に埋め込まれることで効率的な熱放散を実現。

新規性従来は半導体基板を使用したインタポーザーとTSV構造。本発明ではSi-lessのインタポーザーとDamascene構造により、より柔軟な設計が可能となった。

クレーム範囲[原文] 1. A package comprising: an interconnect structure comprising: a plurality of dielectric layers; an electrical path in the interconnect structure, wherein the electrical path comprises: a plurality of damascene structures, each extending into a first dielectric layer in the plurality of dielectric l

US10992017B2 ★★★ 全文

Semiconductor package comprising chiplets disposed on a substrate which are electromagnetically coupled by dielectric waveguides and a computing networks formed therefrom

INTEL CORP 2021-04-27 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを介した高速電磁波伝送用のダイエクトラックウェーブガイドとその構築方法

課題金属損失が大きい高周波数リンクが必要なシステム設計における課題。

解決手段低損耗材料を使用したダイエクトラックウェーブガイドとチップレットを介した電磁波伝送により高速リンクを実現。

新規性従来は金属線路を使用していたが、本発明では低損耗のポリマーやSiO2を使用したダイエクトラックウェーブガイドを提案。

クレーム範囲[原文] 1. A dielectric waveguide comprising: a substrate having a top face, a bottom face opposite to the top face, and a side face oriented perpendicular to the top face and the bottom face; a chiplet coupled to the top face; a waveguide material within the substrate; a first waveguide launcher electromag

US12165952B2 ★★★ 全文

Interposer directly bonded to bonding pads on a plurality of dies

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-12-10 Interposer/Pkg

主担当: 設計設計

何の発明か複数のダイを直接接合したインタポーザーと3Dパッケージング

課題従来のパッケージングでは、ダイ間の熱伝導が不十分で、信頼性に問題があった。

解決手段複数のダイを直接接合したインタポーザーを使用し、ダイとインタポーザー間の直結により効率的な熱伝導と信頼性を向上させた。

新規性従来はダイとインタポーザー間には間隔があったが、本発明では直接接合することでより密接な接触を実現した。

クレーム範囲[原文] 1. A semiconductor package, comprising: a first semiconductor substrate; a plurality of first dies, bonded to the first semiconductor substrate; a plurality of thermal conductive patterns, bonded to the first semiconductor substrate; and an interposer bonded to the first dies, the interposer compris

US11257792B2 ★★★ 全文

Semiconductor device assemblies with annular interposers

MICRON TECHNOLOGY INC 2022-02-22 Interposer/Pkg

主担当: 設計設計

何の発明かアノラルインタポーザを含む半導体デバイスパッケージの設計

課題垂直積層されたダイ群による熱管理の難しさと、より効率的な空間利用の必要性。

解決手段アノラルインタポーザを使用して、ダイ上の追加機能を提供し、従来の下部リッドよりも多くの回路要素を配置できる。

新規性従来は単一の下部リッドのみで制限されていたが、本発明では周囲にアノラルインタポーザを使用して追加の空間を提供する。

クレーム範囲少なくとも1つのダイとサブストラート上に配置され、そのダイと電気的に接続された複数の電気的接触点を持つパッケージ。さらに、このパッケージには周囲に配置されたアノラルインタポーザが含まれる。

US11205635B2 ★★★ 全文

Low temperature hybrid bonding structures and manufacturing method thereof

HUANG SHUN PING 2021-12-21 Interposer/Pkg

主担当: Bonding BondingCMPMetal成膜熱処理

何の発明か低温度ナノ多孔構造によるハイブリッド接合

課題低温度直接ハイブリッド接合プロセスの高コスト、電気性能低下、生産性低下、工程複雑化を改善する。

解決手段真空熱脱合金法で合成されたナノ多孔構造の銅を使用し、低温度での接合と高い非平面耐容性を実現。アデシベート層の一部が固化的することで精密な配置と熱圧着過程での熱滑動を避ける。

新規性従来はダイレクトハイブリッド接合プロセスを使用していたが、本発明では真空熱脱合金法によるナノ多孔構造の銅を使用し、低温度で接合する。また、アデシベート層を部分的に固化することで平面化工程と表面活性化処理を省略できる。

クレーム範囲半導体構造間の接合方法として、真空熱脱合金法によるナノ多孔構造の銅を使用し、低温度で接合する。また、アデシベート層を部分的に固化することで平面化工程と表面活性化処理を省略できる。

重要度の理由低温度、ナノ多孔構造、真空熱脱合金

US12572493B2 ★★★ 全文

Electronic device having a plurality of chiplets

REBELLIONS INC 2026-03-10 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを用いた電子デバイス

解決手段通信障害が発生した場合、情報伝送ルートを変更することで信頼性を向上。

新規性従来は固定の情報伝送ルートを使用。本発明では通信障害が検出された場合に自動的にルートを変更する。

クレーム範囲[原文] 1. An electronic device, comprising: a first chiplet comprising a system bus, a first interconnect module, and a second interconnect module; a second chiplet connected to the first chiplet through at least one of a first interconnect interface connected to the first interconnect module or a second i

重要度の理由チップレット, communication failure, transfer path change

US11462480B2 ★★★ 全文

Microelectronic assemblies having interposers

INTEL CORP 2022-10-04 Interposer/Pkg

主担当: 設計設計

何の発明か微小電子アセンブリの構築

課題従来のパッケージサブストラートは、製造上の制約や材料特性により高帯域幅接続が困難であり、熱的制約と電力供給制約も課題となっている。

解決手段高帯域幅インターポーザを使用し、複数のダイ間で大量の信号を高速かつ効率的に伝送する。さらに、パッケージサイズを小型化しつつ、より高い帯域幅と設計柔軟性を実現している。

新規性従来は単一のパッケージサブストラートに制限されていたが、本発明では複数のインターポーザを使用し、ダイ間での高帯域幅接続を可能にしている。

クレーム範囲高帯域幅インターポーザとパッケージサブストラートを使用した微小電子アセンブリ。複数のダイが高速かつ効率的に通信できるように設計されている。

重要度の理由高帯域幅インターポーザ, 高帯域幅接続

US11133282B2 ★★★ 全文

COWOS structures and methods forming same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-09-28 Interposer/Pkg

主担当: CMP CMPMetal

何の発明かCOWOS構造とその形成方法

課題ダイとインタポーザ間のアンダーフィルが硬化後に収縮し、インタポーザに湾曲を生じさせ、その後の工程での問題を引き起こす。

解決手段通過ビアを持つインタポーザを使用し、ダイを接合してパッケージ化し、その後、 Redistribution Lines を形成して通过ビアと接触させる。

新規性従来は単一のダイを直接接合。本発明では通過ビアを持つインタポーザを使用し、 redistribution lines を形成することで、アンダーフィルによる湾曲を軽減する。

クレーム範囲インタポーザとダイを接合し、その後、パッケージ化して Redistribution Lines を形成し、通過ビアと接触させる工程を保護している。

重要度の理由through-via, redistribution lines

US11410896B2 ★★★ 全文

Glass interposer module, imaging device, and electronic apparatus

SONY CORP 2022-08-09 Interposer/Pkg

主担当: 設計設計

何の発明かガラスインターポーザーモジュール、画像センサーとその周辺構造

課題従来のカメラモジュールでは、ガラス基板を使用して光受付面を保護し、接合時の熱ストレスを軽減するが、信頼性や性能に問題がある。

解決手段ガラスインターポーザーと绝缘層を用いて、光受付部と電気的接続を行い、物理センサーと色フィルターを配置することで、信頼性と性能を向上させた。

新規性従来はガラス基板上に直接イメージセンサーを設置していたが、本発明では绝缘層と2種類の Wiring 層を介して接続することで、信頼性を向上させた。

クレーム範囲ガラスインターポーザーモジュールは、イメージセンサーとガラスインターポーザー、绝缘層、物理センサー、色フィルター、IRカットフィルター、及びレンズから構成される。

重要度の理由ガラスインターポーザー, イメージセンサー, RDL, ハイブリッド接合

US12604738B2 ★★★ 全文

Systems and methods for providing dynamic security fabric interposers in heterogeneously integrated systems

2026-04-14 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージ内での動的セキュリティ機能を提供するインタポーザ

課題高度なパッケージング技術により複数のデバイスが統合され、信頼性や抗改ざんが必要となるが、その管理は困難。

解決手段インタポーザに電気的に活性化された装置を設け、ICダイ間の接続構造を動的に変更することでセキュリティ機能を提供。

新規性従来は固定接続。本発明ではインタポーザに電気的に活性化されたデバイスを配置し、ICダイ間の接続構造を動的に変更可能にした。

クレーム範囲インタポーザはバックサイドパワーデリバリーと接続され、複数のICダイ間で動的に接続構造を提供する。

US11277922B2 ★★★ 全文

Circuit board with bridge chiplets

ADVANCED MICRO DEVICES INC 2022-03-15 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを設置した基板

解決手段基板にポケットを作り、その中にチップレットを配置し、チップレットの下部接点は基板の導電層と電気的に接続され、上部接点は複数の半導体チップと接続される。

新規性従来は単一の構造で接点を設置。本発明では異なる構造を持つ複数のチップレットの層を使用する。

クレーム範囲[原文] 1. A system, comprising: a circuit board having plural build-up layers and a conductor layer, wherein the plural build-up layers of the circuit board comprise conductive vias and conductor traces; a pocket disposed within the plural build-up layer; an underfill within the pocket and positioned betwe

US12191220B2 ★★★ 全文

Hybrid interposer of glass and silicon to reduce thermal crosstalk

INTEL CORP 2025-01-07 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かガラスとシリコンを組み合わせたハイブリッドインターポーザーを使用した半導体パッケージ

課題高密度なダイ群による熱管理が難しくなること、特にHBMダイの堆積熱の放出が困難であること。

解決手段ガラスとシリコンを組み合わせたハイブリッドインターポーザーを使用し、CPUダイやHBMダイ群との直接接続により効果的な熱分散を行うこと。

新規性従来の単一材料のインターポーザーからガラスとシリコンを組み合わせたハイブリッド構造への移行。これにより、堆積ダイ群からの熱放出が改善される。

クレーム範囲[原文] 1. A semiconductor package, comprising: a hybrid interposer including a first region and a second region, wherein the first region is comprised of a low thermal conductive material, wherein the second region is comprised of a silicon material or diamond material, wherein the second region is in dire

US11990461B2 ★★★ 全文

Integrated circuit package for high bandwidth memory

GOOGLE LLC 2024-05-21 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリスタックとロジックダイを接続する印刷配線板積層基板を使用した半導体パッケージ

課題大規模なシリコンインターポーザーの使用により生じるコスト増加と歪みによる製造不良率の低下

解決手段高帯域幅メモリスタックとロジックダイ間の接続に印刷配線板を使用し、シリコンインターポーザーの一部を置換してコストを削減し、生産性を向上させる。

新規性従来はシリコンインターポーザーの微細なピンピッチと高密度なチャネルが必要だったが、本発明では印刷配線板を使用することで、より広いピンピッチとチャネルを実現する。

クレーム範囲[原文] 1. An integrated circuit package comprising: a multilayer substrate including a top surface layer and at least one lower layer separated from the top surface layer by a dielectric, the multilayer substrate configured to interface one or more high-bandwidth memory stacks with a logic die, wherein an

重要度の理由シリコンインターポーザー, 高帯域幅メモリスタック, 印刷配線

US12453105B2 ★★★ 全文

Memory chiplet having multiple arrays of memory devices and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-10-21 Ferroelectric

主担当: 設計設計

何の発明かメモリチップレットとその形成方法

課題従来の3次元デバイスでは、チップ間の接続距離が短くならないなどの課題がある。

解決手段異なる種類のメモリアレイ（SRAM、1T1C、FeFET）を同一ダイに形成し、データバスと周辺回路を用いてこれらのアレイ間でデータ転送を行う。

新規性従来は単一の種類のメモリアレイのみ。本発明では異なる種類のメモリアレイ（SRAM、1T1C、FeFET）を同一ダイに形成し、データバスと周辺回路を用いてこれら間でデータ転送を行う。

クレーム範囲SRAM、1T1C、FeFETメモリアレイを同一ダイ上に形成し、データバスと周辺回路を使用してこれらのアレイ間でデータ転送を行う構造。

US11456245B2 ★★★ 全文

Silicon interposer including through-silicon via structures with enhanced overlay tolerance and methods of forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-09-27 Interposer/Pkg

主担当: 設計設計

何の発明かSi_interposerの形成方法

課題pick and place操作による位置誤差が、TSVとRDL間の電気接続に影響を及ぼす。

解決手段橋ダイが含むTSV構造とRDL構造を分離することで、位置誤差に対する耐性を向上させた。

新規性従来はTSVとRDLを一体的に形成。本発明ではTSVとRDLを分離して形成し、位置誤差に強い構造とした。

クレーム範囲[原文] 1. A fan-out silicon interposer comprising: a bridge die including an array of through-silicon via (TSV) structures extending through a silicon substrate, package-side metal pads contacting package-side end surfaces of the array of TSV structures, and a package-side dielectric material layer that la

重要度の理由位置誤差、TSV、RDL

US12148707B2 ★★★ 全文

Homogeneous chiplets configurable as a two-dimensional system or a three-dimensional system

MICROSOFT TECHNOLOGY LICENSING LLC 2024-11-19 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムの構築

課題従来の積層ダイは高コストで性能が低かった。

解決手段2つの同種のチップレットを垂直に積層し、ダイ間のデータ転送パスを提供する。

新規性従来は水平配置。本発明では垂直配置によるダイ間接続を使用。

クレーム範囲[原文] 1. A homogeneous chiplet system comprising: a first homogeneous chiplet including a first integrated circuit die having a first logic block and a first memory block interconnected using a first on-die interconnect structure to provide a first path for transfer of data signals between the first logic

US11841531B2 ★★★ 全文

Wafer scale bonded active photonics interposer

UNIV NEW YORK STATE RES FOUND 2023-12-12 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かウェーフスケール接合アクティブフォトニクスインターポーザーの構築

課題半導体製造プロセスにおいて、光子回路チップと印刷基板間の効率的な接続方法を提供すること。

解決手段ウェーフ上に形成された光子デバイスとメタリゼーション層を含むインターポーザーを構築し、そのインターポーザーと光子デバイスを接合することで、光信号の電気信号への変換を実現する。

新規性従来は単一または多結晶シリコンやシリコンオニキスウェーフ上に形成された光子回路チップを使用。本発明では、インターポーザーと光子デバイスを接合することで、効率的な接続を実現。

クレーム範囲基板上に形成されたインタポーザーディエクトラックスタックと、そのインタポーザーディエクトラックスタックと統合的に接合される光子デバイスディエクトラックスタックを含むオプトエレクトロニカル装置。さらに、基板内に形成された1つ以上のthroughビアと、基板ディエクトラックスタック内で形成された1つ以上のメタリゼーションレイヤーも含まれる。

US12125755B2 ★★★ 全文

Chip package structure with cavity in interposer

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-10-22 Interposer/Pkg

主担当: 設計設計

何の発明かチップパッケージ構造におけるインタポーザ内の cavity の形成

課題従来のパッケージング技術では、チップの機能密度が向上する一方で、チップ保護と接続インターフェースの両立が難しくなっていた。

解決手段インタポーザの底面に cavity を形成し、その中に入れた半導体デバイスをパッケージサブストラートの cavity にもっていくことで、チップ保護と接続インターフェースを両立させた。

新規性従来は半導体デバイスを直接パッケージサブストラート上に配置。本発明ではインタポーザの cavity 内に配置し、さらにパッケージサブストラートの cavity にもっていくことで、チップ保護と接続インターフェースの両立が可能になった。

クレーム範囲パッケージサブストラート上にインタポーザを配置し、その cavity 内に半導体デバイスを配置する構造。さらにパッケージサブストラートにも cavity を形成して、半導体デバイスを両方の cavity に収容すること。

US11410981B2 ★★★ 全文

Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer

MICRON TECHNOLOGY INC 2022-08-09 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリとプロセッシングユニットを直接接続する半導体装置

課題従来のハイバンドwidthメモリは、DRAMチップスタックとTSVを使用して構築され、別のデバイス（例えばグラフィックスカード）に接続するために特定のパッケージングが必要である。

解決手段半導体基板上に直接メモリデバイスとプロセッシングユニットを配置し、再配線層（RDL）を通じて直接通信させること。また、TSVを使用してBEOL層間の接続を行う。

新規性従来はDRAMチップスタックとTSVを使用していたが、本発明では半導体基板上に直接メモリデバイスとプロセッシングユニットを配置し、再配線層（RDL）を通じて直接通信させている。

クレーム範囲[原文] 1. A semiconductor device assembly comprising: a substrate with a top side and a bottom side; a first plurality of interconnects; one or more memory devices electrically connected to the top side of the substrate via the first plurality of interconnects; a second plurality of interconnects; a proces

重要度の理由semiconductor device assembly, interconnects, 基板, memory devices, processing unit, 再配線層（RDL）

US12087650B2 ★★★ 全文

Interposer and semiconductor package including the same

SAMSUNG ELECTRONICS CO LTD 2024-09-10 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージの製造方法

課題電子機器の小型化、多機能化、大容量化に伴い、複数の半導体チップを統合するためのパッケージが必要となり、印刷回路板が高密度化に対応できない問題がある。

解決手段インタポーザとそのを含む半導体パッケージにより、複数の半導体チップ間の接続を実現し、高密度化に対応する。また、ダイ構造や封止層の配置方法を工夫することで、従来の製造工程を簡略化し、信頼性を向上させる。

新規性従来は独立した構造体で接続していたが、本発明ではインタポーザとその上に設置された封止層により、複数の半導体チップ間の高密度接続を実現。さらに、特定の構造要素（ダム構造）の形状や配置方法を変更することで、製造工程を簡略化し、信頼性を向上させた。

クレーム範囲[原文] 1. A method of manufacturing a semiconductor package, the method comprising: mounting a semiconductor chip on a package substrate; disposing an interposer on the semiconductor chip, the interposer comprising an interposer substrate comprising an upper conductive pad, and a dam structure including an

重要度の理由インタポーザと半導体パッケージ、封止層の形成

US11302617B2 ★★★ 全文

Scalable semiconductor interposer integration

BROADPAK CORP 2022-04-12 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か電子部品を高密度に配置するためのインタポーザー基板構造

課題電子デバイスのパッケージングでは、小型化、高速化、信頼性向上、重量軽減、セキュリティ強化が求められるが、従来の方法では低収益率が問題となっている。

解決手段インタポーザーに穴を形成し、電子部品を配置するか、スタンドオフインタポーザーを使用して間隔を設けることで、基板上の電子部品密度を向上させ、パッケージング面積を減らす。

新規性従来は平面的なインタポーザーに通孔と Redistribution Layers (RDLs) を使用。本発明では、スタンドオフインタポーザーを使用して間隔を設け、電子部品を収容する穴を形成している。

クレーム範囲この発明は、平面的な基板間に配置されるスタンドオフインタポーザーと、その間隙内に配置される電子部品の構造を保護する。

US10930596B2 ★★★ 全文

Embedded die on interposer packages

INTEL CORP 2021-02-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに埋め込みダイとトゥROUGH VIAインターポーザーを用いた構造

課題電子デバイスが小型化する中、装置の面積を減らすことが重要で、これにはパッケージ間の歪みとz高さの減少が必要。

解決手段トゥROUGH VIAインターポーザーと埋め込みダイを使用し、前面から背面への電気的接続を提供することで、パッケージ間配置での歪みとz高さを最小限に抑えながら、ダイスタックやパッケージオンパッケージ構成を実現。

新規性従来は独立したダイとパッケージの接合を使用していたが、本発明ではトゥROUGH VIAインターポーザーと埋め込みダイを用いて前面から背面への電気的接続を提供している。

クレーム範囲独立特許要求1は、トゥROUGH VIAインターポーザーと埋め込みダイを使用したICパッケージの構造を保護しており、独立特許要求9は、複数のダイ間での電気的接続を提供するための更なる構成要件を追加している。

重要度の理由through-via インターポーザー, embedded die

US12405912B2 ★★★ 全文

Link initialization training and bring up for die-to-die interconnect

INTEL CORP 2025-09-02 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間接続を初期化し、トレーニングする装置と方法

課題低ビットエラー率が必要なダイ間接続では、高速化に長 latency を伴う問題がある。

解決手段サイドバンドとメインバンドの順序で初期化・トレーニングを行い、リバース検出と修復を実施することで高速化する。

新規性従来は独立したダイごとにリセット処理を行っていたが、本発明ではサイドバンドを通じて同期情報を共有し、より迅速な初期化を行う。

クレーム範囲第一ダイと第二ダイ間の接続を初期化・トレーニングするための装置と方法。特に、リバース検出と修復を行いながらサイドバンドとメインバンドを順次初期化・トレーニングする。

重要度の理由低ビットエラー率、リバース検出、初期化とトレーニング

US11984415B2 ★★★ 全文

Interposer, method for fabricating the same, and semiconductor package having the same

SAMSUNG ELECTRONICS CO LTD 2024-05-14 Interposer/Pkg

主担当: 設計設計

何の発明かインピオサ（間接基板）とその製造方法およびインピオサを含む半導体パッケージ

課題電子製品の小型化、多機能化、高性能化に伴い、半導体パッケージも軽量化・薄型化、高集積化、高速化が求められ、記憶帯域幅を向上させるためのインピオサが必要となった。

解決手段インピオサには基板層とその上面に形成された配線構造、下面に配置されパッド凹部を持つ保護層、そしてこの保護層内に埋め込まれて露出する部分を持つインピオサパッドが含まれる。さらに、基板層と保護層を通ってインピオサパッドまで延びるインピオサ貫通電極も含まれる。

新規性従来は単純な保護層を使用していたが、本発明では異なる材料で形成された上部保護層を追加し、より複雑な構造と形状を持つインピオサパッドを実現した。

クレーム範囲基板層とその上面に配線構造があり、下面には保護層が配置され、この保護層内にはインピオサパッドが埋め込まれている。さらに、基板層と保護層を通ってインピオサパッドまで延びる電極も含まれる。

重要度の理由インピオサ, 複雑な保護層構造, インピオサパッド

US10985100B2 ★★★ 全文

Chip package with recessed interposer substrate

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-04-20 Interposer/Pkg

主担当: Litho Litho

何の発明かチップパッケージにおけるインタポーザーバスケットの凹部形成

課題従来の半導体デバイスは、様々な電子機器に使用され、積層構造や3Dパッケージ化が難しくなっている。

解決手段 redistribution 構造を用い、chipとinterposer 基板の間に凹部を形成し、効率的な電気接続とパッケージングを実現。

新規性従来は平坦なinterposer substrateを使用していたが、本発明では部分的に凹部を持つinterposer 基板を採用している。

クレーム範囲[原文] 1. A chip package, comprising: a redistribution structure comprising an insulating layer and a wiring layer, wherein the wiring layer is in the insulating layer; a chip over the redistribution structure and electrically connected to the wiring layer; an interposer substrate over the redistribution s

US11996399B2 ★★★ 全文

Hybrid bonding with uniform pattern density

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-05-28 Interposer/Pkg

主担当: Bonding Bonding

何の発明かチップとワイヤーレス接合

課題従来のワイヤーレス接合では、金属パッド間の直接的接触や、半導体基板との垂直な非対称配置が困難であり、パターン密度の均一性を確保するのが難しい。

解決手段チップ上に均一に分布した金属パッドとセーラリングループを使用し、一部の金属パッドはセーラリングループの下に直接延伸することで、接合面積を増加させ、パターン密度の均一性を確保する。

新規性従来は垂直非対称配置の金属パッドと半導体基板との接触が難しかった。本発明では、金属パッドの一部をセーラリングループの下に直接延伸することで、接合面積を確保し、パターン密度の均一性を実現。

クレーム範囲チップ上に均一に分布した金属パッドとセーラリングループを使用し、一部の金属パッドはセーラリングループの下に直接延伸することで、接合面積を増加させ、パターン密度の均一性を確保する構造。

重要度の理由ハイブリッドボンディング, metal pads, uniform pattern density

US11296034B2 ★★★ 全文

Substrate and semiconductor package comprising an interposer element with a slot and method of manufacturing the same

ADVANCED SEMICONDUCTOR ENG 2022-04-05 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ要素にスロットを設ける半導体パッケージとその製造方法

解決手段インタポーザ要素にスロットを設け、その一部が封止材によって覆われることで、パッケージの構造強度を向上させつつ、電子部品の配置を柔軟化する。

新規性従来はインタポーザ要素にスロットを設けることなく、電子部品を直接基板上に配置していた。本発明では、インタポーザ要素にスロットを設け、その一部が封止材によって覆われることでパッケージの構造強度を向上させつつ、電子部品の配置を柔軟化する。

クレーム範囲インタポーザ要素にはスロットが設けられ、その一部が封止材によって覆われる半導体パッケージ。また、インタポーザ要素にスロットを形成し、その中を通じて封止材を流す製造方法。

重要度の理由インタポーザ要素, スロット, 封止材

US11688612B2 ★★★ 全文

Semiconductor device and method of forming interposer with opening to contain semiconductor die

STATS CHIPPAC PTE LTD 2023-06-27 Interposer/Pkg

主担当: CMP CMPMetal成膜熱処理Litho

何の発明か半導体デバイスと、その形成方法：インターポーザに開口部を有する半導体ダイ

課題従来の半導体デバイスでは、異なる種類の電子回路コンポーネントを効率的に配置することが難しかった。

解決手段ステップ状の基板を使用し、異なるレベルに異なる半導体ダイを配置することで、複数の機能的な電子回路を形成する。

新規性従来は単一の平面基板上にダイを配置していたが、本発明ではステップ状の基板を使用し、異なるレベルにダイを配置することで、より効率的な構成を実現した。

クレーム範囲[原文] 1. A semiconductor device, comprising: a stepped substrate including a first layer and a second layer disposed over the first layer, wherein the stepped substrate comprises a first surface, a first step level at a surface of the first layer opposite the first surface, and a second step level at a su

重要度の理由ステップ状基板と複数ダイ配置

US11621243B2 ★★★ 全文

Thin bonded interposer package

AMKOR TECH SINGAPORE HOLDING PTE LTD 2023-04-04 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か薄い接合板間インターポーザーパッケージの製造

課題従来のパッケージングでは、チップへの物理的損傷や熱管理が課題となっていた。

解決手段セミコンダクターダイを基板の上面に接合し、接触部を形成し、ダイと基板の一部をモールド材料でカバリングしながら露出部分を残す。さらに、インターポーザーとの接合のためにボンドラインを Dispense する。

新規性従来は完全にカバーされるか露呈されないが、本発明ではダイの上面と基板の一部をモールド材料でカバリングしながら露出部分を残す。さらに、インターポーザーとの接合のためにボンドラインを使用する。

クレーム範囲薄い接合板間インターポーザーパッケージは、セミコンダクターダイと基板の上面に接触部を形成し、モールド材料でカバリングしながら露出部分を残す構造を持つ。

重要度の理由薄い接合板間インターポーザーパッケージ

US11935867B2 ★★★ 全文

Semiconductor package with memory stack structure connected to logic dies via an interposer

SAMSUNG ELECTRONICS CO LTD 2024-03-19 Interposer/Pkg

主担当: 設計設計

何の発明かメモリスタック構造とロジックダイをインターポーザー経由で接続する半導体パッケージ

課題電子製品向けに高性能、高速化、小型化が求められる中、従来のパッケージ技術では信頼性向上が難しかった。

解決手段ロジックダイとメモリスタック構造をインターポーザー経由で接続し、垂直方向に重ね合わせることにより、信頼性を向上させた。

新規性従来はロジックダイとメモリスタック間の直接的な電気的接続が難しかった。本発明ではインターポーザー経由で接続することで実現した。

クレーム範囲パッケージサブstrate上に配置されたロジックダイとメモリスタック構造、およびその間をインターポーザーが電気的に接続する半導体パッケージ。メモリスタックは垂直方向にインターポーザーと重ねられ、ロジックダイも水平と垂直の2部分を持つ。

US11557576B2 ★★★ 全文

Method for fabricating semiconductor device with active interposer

NANYA TECHNOLOGY CORP 2023-01-17 Interposer/Pkg

主担当: Metal Metal

何の発明かアクティブインターポーザとメモリダイ、ロジックダイを組み合わせた半導体装置の製造方法

課題半導体デバイスの小型化に伴う品質、出力、性能、信頼性の向上と複雑さの低下が困難になっている。

解決手段アクティブインターポーザとメモリダイ、ロジックダイを組み合わせ、TSVやマイクロバムを使用して電気的に接続している。

新規性従来は単一のダイで構成されていたが、本発明ではアクティブインターポーザとメモリダイ、ロジックダイを組み合わせて複数のダイを堆積させている。

クレーム範囲アクティブインターポーザ、メモリダイ、ロジックダイを電気的に接続し、TSVやマイクロバムを使用して互いに接続する方法。

重要度の理由アクティブインターポーザ, TSV, メモリダイ, ロジックダイ

US12230610B2 ★★★ 全文

Double-sided substrate with cavities for direct die-to-die interconnect

INTEL CORP 2025-02-18 Interposer/Pkg

主担当: 設計設計

何の発明か双面パッケージサブストラートと直接ダイ間接続

課題多チップパッケージでの熱交差問題とダイ間直結接続による高帯域幅メモリへの対応

解決手段双面パッケージサブストラートに cavity を設け、上側と下側のダイを直接接続することで、独立した熱管理ソリューションを実現。

新規性従来は片面接合。本発明では双面パッケージサブストラートを使用し、上下のダイを直接接続する。

クレーム範囲[原文] 1. An apparatus, comprising: a package substrate having an opening therein; a first die and a second die in the opening in the package substrate, the first die over and coupled to the second die, wherein a footprint of the first die only partially overlaps a footprint of the second die, wherein a fi

重要度の理由双面パッケージサブストラート, cavity, 直接ダイ間接続

US11062070B2 ★★★ 全文

Die to die interconnect structure for modularized integrated circuit devices

INTEL CORP 2021-07-13 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間TDM接続構造によるモジュール化IC装置

課題プログラム可能な Fabric ダイと周辺 IP タイル間の接続を改善する。

解決手段2つのダイ間に TDM 接口を使用し、微細なピン数で高帯域幅通信を実現。

新規性従来は直接的な物理接続。本発明では TDM インターフェースにより柔軟な接続が可能。

クレーム範囲[原文] 1. An integrated circuit system, comprising: a first die comprising: a first row of components disposed adjacent to a shoreline of the first die comprising a first portion of a time-division multiplexing (TDM) interface and a first portion of programmable fabric circuitry; and a second row of compon

US12481614B2 ★★★ 全文

Standard interfaces for die to die (D2D) interconnect stacks

INTEL CORP 2025-11-25 Interposer/Pkg

主担当: 設計設計

何の発明かD2Dインターフェースを用いたチップレット間通信システム

課題従来のD2Dインターフェースは物理層のみ定義され、互換性確保メカニズムが不足していた。

解決手段UCIeという汎用D2Dインターフェースを提案し、PCIeやCXLなどのI/Oプロトコルに対応させた。

新規性従来は特定の物理層とプロトコル間で互換性が確保されていなかった。本発明ではRDIとFDIという2つのインターフェースを定義し、LPIF 2.0仕様に準拠させた。

クレーム範囲独立特許1は、D2Dアダプタと物理層間のフリット感知型D2Dインターフェース（FDI）と、物理層とプロトコル層間の原始D2Dインターフェース（RDI）を含む装置を保護している。

US12170249B2 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2024-12-17 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを含む半導体パッケージ

課題高集積化された複数の半導体チップ間の互換性を確保しつつ、コストを抑えるための技術が必要。

解決手段下部再分布構造と上部再分布構造を使用し、インタポーザを介して半導体チップを接続する。インタポーザは独立した接合柱を持つことで、基板との直接的な接続を避ける。

新規性従来は単一の基板上で高集積化されたチップ間を直接接続していたが、本発明ではインタポーザと接合柱を使用してコストを抑える。

クレーム範囲[原文] 1. A semiconductor package comprising: a lower redistribution structure comprising a plurality of lower insulating layers and a plurality of lower redistribution line patterns respectively on at least one of top surfaces and bottom surfaces of the plurality of lower insulating layers; a plurality of

重要度の理由インタポーザ, 再分布線構造, 半導体チップ

US11355440B2 ★★★ 全文

Semiconductor package including interposer

SAMSUNG ELECTRONICS CO LTD 2022-06-07 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザを含む半導体パッケージ

課題高集積化された複数の半導体チップ間の接続に印刷基板が不適切な場合、インタポーザを使用した半導体パッケージが必要となった。

解決手段下 redistribution ライン構造と上 redistribution ライン構造を用いた多層化された接続構造により、複数の半導体チップ間の接続を実現し、コスト効率よく高集積化を達成した。

新規性従来は単一の基板上にチップを配置していたが、本発明ではインタポーザと上 redistribution ライン構造を使用して複数の半導体チップ間の接続を実現した。

クレーム範囲下 redistribution ライン構造、第一接合柱、インタポーザ、第二接合柱、上 redistribution ライン構造、および二つの半導体チップが保護される。各チップは上 redistribution ラインパターンに電気的に接続され、互いに離れた位置にある。

US11152312B2 ★★★ 全文

Packages with interposers and methods for forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-10-19 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとデバイスダイを用いたパッケージ及其の製造方法

課題従来のパッケージングでは、上位ダイがインタポーザウェイfera上に接合され、その後、下部充填材が導入されて硬化されるが、このプロセスは複雑でコストがかかります。

解決手段インタポーザとデバイスダイを用いたパッケージの製造方法では、インタポーザには有効装置がない半導体基板があり、その上に通過ビアが形成され、さらに第1および第2の封止材が使用されます。

新規性従来は単純な下部充填材と封止材を使用。本発明では複数の封止材を用いて構造を改善し、製造プロセスを簡略化しています。

クレーム範囲インタポーザとデバイスダイを接合したパッケージで、インタポーザには有効装置がない半導体基板があり、その上に通過ビアが形成され、さらに第1および第2の封止材が使用されます。

重要度の理由インターポーザー, package, モールド樹脂

US11710693B2 ★★★ 全文

Wafer level package utilizing molded interposer

MICRON TECHNOLOGY INC 2023-07-25 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かワイヤーレベルパッケージ用のモールドインタポーザーとその製造方法

課題TSVを含む2.5D半導体パッケージはコストが高く、さらに表面積が大きくなるため、特定のアプリケーションでは不適切。

解決手段モールドインタポーザーにはRDL構造と金属ビアを設け、 Passiveデバイスも埋め込み、面対面接続を形成することで小型化とコスト削減を達成。

新規性従来はTSVを使用した複雑なプロセスが必要だったが、本発明ではRDL構造と金属ビアを使用し、 Passiveデバイスも埋め込み、面対面接続を形成することで小型化とコスト削減を達成。

クレーム範囲モールドインタポーザーにはRDL構造と金属ビアが設けられ、Passiveデバイスも埋め込まれ、さらに半導体ダイが面対面接続で配置される。

US11018026B2 ★★★ 全文

Interposer, semiconductor package, and method of fabricating interposer

SAMSUNG ELECTRONICS CO LTD 2021-05-25 Interposer/Pkg

主担当: Metal MetalLitho

何の発明か互層配線板およびその製造方法

解決手段複数の単位再分布層を垂直に積層し、各単位再分布層には導電性ビアプラグと導電性再分布ラインが含まれる。さらに、これらの構造は平坦な上表面を持つ。

新規性従来は複数の単位再分布層を垂直に積層する方法がなく、本発明では導電性ビアプラグと導電性再分布ラインを含む複数の単位再分布層を使用し、各単位再分布層には平坦な上表面を持つ。

クレーム範囲複数の単位再分布層が垂直に積層され、それぞれの単位再分布層には導電性ビアプラグと導電性再分布ラインが含まれる半導体パッケージ。さらに、これらの構造は平坦な上表面を持つ。

重要度の理由複数の単位再分布層、垂直積層

US11317512B2 ★★★ 全文

Electronic device including interposer

SAMSUNG ELECTRONICS CO LTD 2022-04-26 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスにおけるインターポーザの構造

課題異なる高さの電子部品に対応するためのスペースが無駄になる問題

解決手段多段または分割構造を持つインターポーザを使用して、基板の歪みを防止

新規性従来は単一の非導電体を使用。本発明では、複数の内空間を持つ非導電体と導電部を用いる。

クレーム範囲[原文] 1. An electronic device comprising: a first circuit board including a first electronic component and a second electronic component disposed on a first side of the first circuit board; a second circuit board spaced apart from the first circuit board and having a second side facing the first side of t

重要度の理由インターポーザー, electronic component, circuit board, multi-step 構造

US11031373B2 ★★★ 全文

Spacer for die-to-die communication in an integrated circuit

IBM 2021-06-08 Interposer/Pkg

主担当: 設計設計

何の発明か多チップ集積回路装置とその製造方法

課題複数のダイ間の通信を改善し、製造時の欠陥による損失を減らす。

解決手段ダイ間で直接電気接続せず、Spacerを通じて間接的に接続することで、欠陥率を低下させると共に、ダイ間の高速通信を実現。

新規性従来はSi橋やSiインターポーザを使用していたが、本発明ではSpacerと穴を利用し、ダイ間の直接電気接続を避けることで、製造工程の簡素化と信頼性向上を達成。

クレーム範囲複数のダイと基板間にSpacerを配置し、ダイは基板を通じてSpacerの穴に直接接続することで、ダイ間の通信を改善した多チップ集積回路装置とその製造方法。

重要度の理由Spacer, TSV, logic gates

US12068231B2 ★★★ 全文

3D integrations and methods of making thereof

BROADPAK CORP 2024-08-20 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か電子部品を3D構造に配置するためのパッケージ

課題電子デバイスの小型化、高速化、信頼性向上、重量軽減、セキュリティ強化の要求に対応しつつ、基板との接続密度を高めることが難しくなっている。

解決手段間隔を空けるためのスタンドオフインタポーザーを使用し、電子部品を収納するための穴や凹みを作り出すことで、パッケージング面積を減らしつつ密度を高める。

新規性従来は2Dのチップを基板に直接接続していたが、本発明ではスタンドオフインタポーザーを使用して3D構造を作り出し、電子部品の配置密度を向上させている。

クレーム範囲スタンドオフインタポーザーと2つの平面な半導体インタポーザーを使用し、その間で電子部品を収納するための空間を作る電子パッケージ。さらに、 Redistribution Layers (RDLs) と Through-基板 Vias (TSVs) を使用して信号伝達を行う。

重要度の理由スタンドオフインタポーザー, TSV, RDL

US11948838B2 ★★★ 全文

Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same

QORVO US INC 2024-04-02 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3Dおよび2.5Dパッケージ用の半導体チップとその製造方法

課題MMICチップでの金属柱突起の設計と均一性の問題

解決手段SiCやSiなどの基板と突出部を有し、 VIAホールを通じたメタル層を使用することで、チップの薄さ制約に対応した電気的接続を実現。

新規性従来は50μm〜100μmの金属柱突起を使用していたが、本発明では基板と突出部を同一材料で形成し、VIAホールを通じたメタル層により薄いチップでも電気的接続を実現。

クレーム範囲第一 semiconductor chipには基板ベースと突出部があり、これらは同一の材料で形成され、via holeが垂直に貫通している。金属層は露出した表面を被覆し、via holeの内側を完全に覆う。特定のcomponent portionは金属層の上部で電気的に接続される。

US11538790B2 ★★★ 全文

Extended HBM offsets in 2.5D interposers

BROADCOM INT PTE LTD 2022-12-27 Interposer/Pkg

主担当: 設計設計

何の発明か2.5Dインターポーザ上のHBMダイのオフセットを拡張する方法とシステム

課題2.5Dインターポーザ上でのHBMダイとASIC間のピン接続で、最小・最大間隔規則に従いながら、HBMダイのオフセットを最大化すること。

解決手段dummy diesをASICとHBMダイ間に配置することで、45度ルーティングを可能にし、ピン接続を拡張したオフセットで実現。

新規性従来は最小・最大間隔規則内で中心配置。本発明ではdummy diesを使用してオフセットを拡張。

クレーム範囲dummy diesを配置することで、HBMダイのピン接続をASICの物理層回路に沿って45度ルーティングし、既存の間隔規則を維持しながら拡張されたオフセットを実現。

重要度の理由2.5Dインターポーザ, dummy dies, HBM

US12424455B2 ★★★ 全文

Seal ring designs supporting efficient die to die routing

APPLE INC 2025-09-23 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か半導体ダイ間の光学通信路を確保する構造

課題小型化と高密度集積回路化により、ダイ間やダイ内への routings の制約が増大している。

解決手段金属封止構造を分割し、透過型封止インタコンを介した光学通信路を設けること。また、波導線を使用して物理的な配線なしでダイ間の無線通信を行う。

新規性従来はダイ周囲に完全に封止構造を形成していたが、本発明ではダイ間 routing を可能にする分割型金属封止と光学通信路や波導線を使用した無線通信を提案している。

クレーム範囲[原文] 1. A structure comprising: a semiconductor substrate; a first front-end-of-the-line (FEOL) die area of a first die patterned into the semiconductor substrate; a second FEOL die area of a second die patterned into the semiconductor substrate; and a back-end-of-the-line (BEOL) build-up structure inclu

重要度の理由through seal interconnect, sealed box 構造, optical communication path

US11798892B2 ★★★ 全文

Embedded die on interposer packages

INTEL CORP 2023-10-24 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かICパッケージに埋め込まれたダイと贯穿孔インタポーザー構造

課題電子デバイスが小型化する中、装置の面積を減らすことが重要で、これにはパッケージ間の歪みとz高さの減少が必要。

解決手段透過型貫通孔インタポーザーと埋め込まれたダイを使用し、前面から背面まで電気的に接続される贯穿孔により、小型化と歪みの軽減を達成。

新規性従来は独立したダイとパッケージを使用。本発明では透過型貫通孔インタポーザーと埋め込みダイを使用し、背面からのパッケージ接続と小型化を実現。

クレーム範囲透過型貫通孔インタポーザーと埋め込まれたダイを持つICパッケージの構造。複数のダイやパッケージを積層し、背面からの接続を可能にすることで小型化と歪み軽減を達成。

重要度の理由through-via インターポーザー, embedded die

US12517857B2 ★★★ 全文

Electronic device having a plurality of chiplets

REBELLIONS INC 2026-01-06 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを用いた電子デバイスの構築

解決手段複数のチップレット間の遅延測定を行うため、各チップレットに管理モジュールとインタコンモジュールを設け、相互に遅延測定用のリクエスト・レスポンストランザクションを交換する。

新規性従来は単一チップでの遅延測定が主流だった。本発明では複数のチップレット間で遅延測定を行う方法を提案。

クレーム範囲電子デバイスには、管理モジュールとインタコンモジュールを持つ1つ目のチップレットと、2つ目のチップレットがあり、この2つ目のチップレットは1つ目のチップレットのインタコンモジュールに接続され、遅延測定用のリクエスト・レスポンステランザクションを交換することで遅延を測定する。

重要度の理由チップレット, 管理モジュール, 遅延測定

US20250203951A1 ★★☆ 全文

ハフニウムジルコニウム酸化物強誘電体デバイス

imec 2025-06-19 Ferroelectric

主担当: 設計設計

何の発明かハフニウムジルコニウム酸化物層と金属酸化物層を用いた非揮発性メモリデバイスの形成方法

課題超薄膜状のフェロ電体膜の製造における高ポーランスと長寿命の両立

解決手段ハフニウムジルコニウム酸化物層と金属酸化物層を用いたデバイス形成方法により、高ポーランスと長寿命を実現。

新規性従来は単独のハフニウムジルコニウム酸化物層のみを使用。本発明では特定の金属酸化物層を加えることで、より高いポーランスと長寿命を得られる。

クレーム範囲ハフニウムジルコニウム酸化物層と特定の金属酸化物層を用いた非揮発性メモリデバイスの形成方法は、従来の単独のハフニウムジルコニウム酸化物層よりも高いポーランスと長寿命を実現。

重要度の理由tetragonal phase, orthorhombic phase, metal cation

US20260052698A1 ★★☆ 全文

メモリデバイスおよびその形成方法

TSMC 2026-02-19 Other

主担当: 設計設計

何の発明かメモリデバイスとその形成方法

課題従来のメモリデバイスでは、トランジスタと記憶素子の電気的接続が複雑化し、製造工程も増加していた。

解決手段トランジスタを基板の前面に形成し、記憶素子は背面から形成することで、接続構造を簡略化し、製造効率を向上させた。

新規性従来は正面と背面両方から構成要素を形成する必要があったが、本発明ではトランジスタと記憶素子の電気的接続を簡略化した。

クレーム範囲半導体メモリ装置で、基板上に設けられたトランジスタと、その基板の前面に配置された前面接点構造と、これらを電気的に連接させたstorage elementがトランジスタ下方に配置されているもの。

US20250351372A1 ★★☆ 全文

メモリチップとメモリセルの配置

FMC (Ferroelectric Memory GmbH) 2025-11-13 Ferroelectric

主担当: 設計設計

何の発明か3次元メモリチップの構造を提案

課題従来の2Dメモリチップでは容量密度が限界に達しており、より高密度なメモリチップが必要。

解決手段垂直方向に積層された複数の3次元メモリセルアレイと、それぞれを制御するワードライン、ビットライン、プラテンラインを使用してメモリセルを効率的にアクセス。

新規性従来は平面方向に配置されるメモリセルに対して、本発明では垂直方向の積層により3次元メモリチップを作成。これにより容量密度が向上。

クレーム範囲半導体メモリチップにおいて、複数のメモリセル層が積層されたメモリスタックを含み、各メモリ capacitor レイヤーは一つ以上のメモリセル配列を有し、これによりメモリスタックは一つ以上の3次元構造を形成している。

US20230062750A1 ★★☆ 全文

複数のメモリデバイスアレイを有するメモリチップレットおよびその形成方法

TSMC 2023-03-02 Interposer/Pkg

主担当: 設計設計

何の発明か複数のメモリアレイを形成したチップレット

課題3次元デバイスの製造における構造と制御の難しさ

解決手段異なる種類のメモリアレイ（SRAM、1T1C、FeFET）を同一ダイ上に形成し、データバスで接続する。

新規性従来は単一のメモリタイプのみ。本発明では複数種類のメモリアレイを統合して形成する。

クレーム範囲半導体メモリ構造で、SRAMメモリデバイスから成る第1メモリ領域、1T1Cメモリデバイスから成る第2メモリ領域、FeFETメモリデバイスから成る第3メモリ領域を含み、少なくとも1本のデータバスが後続する。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場

US20250300149A1 ★★☆ 全文

効率的な熱放散を有する3DICパッケージング

TSMC Interposer/Pkg

主担当: CMP CMP

何の発明か3DICパッケージングにおける効率的な熱放散を改善する構造

課題集積回路の微細化により、パッケージングにおいて熱放散が難しくなっている。

解決手段トランジスタ上に複数の上部金属構造を設け、その直上でダミーコンタクトパッドを配置し、接合層を使用してキャリアダイと集積回路ダイを接合することで効率的な熱放散を実現。

新規性従来は直接接触する構造だったが、本発明では接合層を介して間接的に接触させることで、熱伝導率の向上と同時に信頼性も確保できる。

クレーム範囲半導体パッケージには、基板の上に配置された1枚目の集積回路ダイと、そのダイ上の複数のトランジスタ、これらのトランジスタ上方に配置された複数の第1トップメタル構造、下方に配置された複数の第1ボトムメタル構造が含まれる。また、このパッケージにはキャリアも含まれる。

US20250210611A1 ★★☆ 全文

三次元積層回路および形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3次元積層回路の形成方法

課題従来の半導体デバイスの小型化と高性能化に伴う、より効果的なパッケージング技術が必要となった。

解決手段異なる基板上に製造された有効回路を積層し、 Redistribution 構造 (RDS) を用いてダイ間の電気的接続を行い、成形材料で覆うことで小型化と高性能化を達成する。

新規性従来は単一基板上に有効回路を製造し、積層技術を使用せずにパッケージングしたが、本発明では異なる基板上の有効回路を積層し、RDSと成形材料を用いて電気的接続を行う。

クレーム範囲半導体パッケージにおいて、第一 redistribution構造（RDS）に1層以上の絶縁層とその中に配置された電気伝導性部材を有し、この第一RDSの一方の面上に電気的に接続された第1ダイが存在し、この第1ダイには基板が含まれる。

重要度の理由三次元積層回路, RDS, ダイスタック

US20250201658A1 ★★☆ 全文

パッケージ構造および同構造を形成する方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かパッケージ構造とその形成方法を提供する。

課題従来のパッケージングでは、熱伝導性が不十分で効率が低下していた。

解決手段突出構造を使用し、第1ダイと蓋構造間に熱伝導性材料を配置することで、効果的な熱伝導を実現する。

新規性従来は平面的な接合面で熱伝導。本発明では複数の突出構造を使用し、より効率的な熱伝導を達成。

クレーム範囲半導体パッケージ構造において、基板上に設置された第1ダイと、該第1ダイ上方に設置された蓋構造とを有し、さらに該第1ダイと蓋構造間に配置された熱界面材料構造が複数の突出構造を含む。

重要度の理由package_構造, thermal_界面_材料, protruding_構造s

KR101399828B1 ★★☆ 要約

シリコン透過ビアをモデル化するシステム及方法

TSMC Other

主担当: 設計設計

何の発明かシリコン透過ビアをモデル化するシステム及方法

解決手段複数の3ポートネットワークを持つインターポーザモデルを使用して、無線周波数(RF)信号に対する基板貫通ビア(TSV)の応答を分析し、その結果をコンピュータで処理する。

新規性従来は個別のTSVの応答を直接測定していたが、本発明では複数のTSVモデルを使用してRF信号に対する応答を計算的に評価する。

US12124078B2 ★★☆ 全文

光子シリコン空間ビーム変換器が積載された3Dダイパッケージおよびその形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光子シリコン空間ビーム変換器が積載された3Dダイパッケージ

課題従来のパッケージング方法では、P-diesとE-diesおよび光学ファイバとの信頼性の高い接続が難しかった。

解決手段光子集積回路を含む第1ダイ上に電子集積回路を配置し、さらにインターポーザモジュールを設置することで、P-diesとE-diesおよび光学ファイバとの信頼性の高い接続を実現。

新規性従来は単一ダイのみを使用。本発明では、光子集積回路を含む第1ダイ上に電子集積回路とインターポーザモジュールを配置することで、信頼性の高い接続が可能となった。

クレーム範囲半導体パッケージには、光積層回路を含む第1ダイと電気的に接続された電子積層回路を含む第2ダイが設置された基板サブstrateと、およびインタポーザが含まれる。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US9390060B2 ★★☆ 全文

パッケージング方法、材料供給方法および装置、以及自动化测量系统

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3D ICの製造方法と装置

課題従来の2Dパッケージングでは実装密度が限界に達し、より小さなダイを効率的に配置する必要性がある。

解決手段異なるダイを接合して3D構造を作り、各ダイ間のアンダーフィル材料の量を精密に制御することでパッケージング密度を向上させる。

新規性従来は手動でフィルトゥー幅を確認していたが、本発明では画像処理を使用して自動的にフィルトゥー幅を測定し、適切な量のアンダーフィル材料を制御する。

クレーム範囲半導体デバイスのパッケージング方法において、第1ダイと第2ダイを接合し、それら間に下充填材を供給する工程を含む方法。

US9418876B2 ★★☆ 全文

三维集成电路封装方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3D集積回路を製造する方法

課題従来の2次元集積回路上では実現が困難な高密度化と小型化が必要となった。

解決手段異なる高度の半導体ダイを直接ウェーハに貼付けて堆積し、上部のダイをテープフレームに固定する方法により、多層構造の3D集積回路を実現した。

新規性従来は単一高度のダイのみを配置。本発明では異なる高度のダイを直接ウェーハに貼付けて堆積し、高密度化と小型化が可能となった。

クレーム範囲異なる高度の半導体ダイを直接ウェーハに貼付けて堆積し、上部のダイをテープフレームに固定する方法により、多層構造の3D集積回路を製造する。

US11215753B2 ★★☆ 全文

光半導体デバイスおよび方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光インターポーザと電子デバイスを組み合わせた3Dパッケージ

課題伝送距離と高速化のトレードオフ、および信号処理効率の向上。

解決手段光学波導路と光子デバイスを含む光インターポーザと、電子接続構造を持つ電気インターポーザを用いることで、長距離伝送と短距離処理を組み合わせた信号伝送と処理を実現。

新規性従来は独立した光学系と電子系を使用。本発明では光インターポーザと電気インターポーザを一体化し、両者の接続構造を介してデバイス間の信号伝送と処理を行う。

クレーム範囲半導体パッケージに含まれる第1光学インターポーザーが第1サブストリート上に設けられた第1ウェーブガイドと、光的に接続された少なくとも1つのフォトニックデバイスを有すること。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句

US11688693B2 ★★☆ 全文

半導体パッケージと製造方法

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明か半導体パッケージとその製造方法

課題従来のPoP技術では、小型化と高密度集積が難しかった。

解決手段新しいインターポーザ構造を使用し、デバイスダイを重ねて配置することで、小型化と高密度集積を実現。

新規性従来は単純な2D配置。本発明では3D配置により、より多くのデバイスダイを収容可能。

クレーム範囲半導体パッケージには、トランジスタ無しのインターポーザ構造が含まれており、この構造には接点装置、介電膜、 metallization pattern、対面に配置された第2の接点構造が設けられています。

重要度の理由Package-on-Package, three-dimensional (3D) packages, インターポーザー構造

US11715728B2 ★★☆ 全文

光半導体デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かフォトニックパッケージと電子ダイを組み合わせた3次元パッケージの製造

課題伝送距離と信号処理能力を両立する半導体デバイスの設計

解決手段波導構造上に電子ダイを配置し、その上にフォトニックパッケージを設置することで、短距離での電気信号処理と長距離での光信号伝送を統合。

新規性従来は独立した電子ダイとフォトニックパッケージを使用。本発明では波導構造上に電子ダイを配置し、その上にフォトニックパッケージを設置することで統合された3次元パッケージを実現。

クレーム範囲電子ダイとフォトニックパッケージを波導構造上に配置した3次元パッケージの製造方法

US11062971B2 ★★☆ 全文

パッケージ構造およびその形成方法と装置

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3D ICデバイスの形成方法と装置

課題従来のパッケージング技術では、小型化と高密度集積が難しかった。

解決手段デバイスダイを基板に接着し、接着剤と熱伝導材料を使用して蓋を固定する方法で3D ICデバイスを形成。

新規性従来は単一のダイのみを基板に接着。本発明では低消費電力ダイも同時に接着し、一体的なカバーリングと接着剤・熱伝導材料の硬化を行う。

クレーム範囲半導体ダイを包封し、そのダイをインターポーザ基板に接合し、さらに該インターポーザ基板を基板の一方の表面に接合する方法において、ダイとインターポーザ間には下充填材が形成される。

重要度の理由Package-on-Package, Chip-On-Wafer-On-基板

US10037897B2 ★★☆ 全文

3次元IC低ノイズパッケージング用の同軸TIVを備えたインターファンアウトウェーバーレベルパッケージ

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3次元IC用の低ノイズインターファンアウトウェーバーレベルパッケージ

課題半導体ダイ上のRFデバイス等による電気的ノイズとEMIを抑制する。

解決手段同軸TIVを使用してダイ間の信号伝達を行い、ノイズを低減。

新規性従来は単純なビア層。本発明では導電コアと絶縁層、さらに地線シールド層を持つTIVを使用。

クレーム範囲半導体パッケージには、少なくとも1層の導電層と1層のビア層を有する第1半導体要素と、その上方に配置された絶縁層があり、該絶縁層には通過絶縁ビア（TIV）が延伸している。

US9564420B2 ★★☆ 全文

機能ブロックを積層した3DICおよびその製造方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3DICデバイスパッケージとその製造方法

課題従来の2D接続ではI/O制限、消費電力問題、コスト高が生じる。

解決手段垂直および水平方向にチップを積層し、TSVを使用して効率的な3Dパッケージ化を行う。ファンアウトRDLを通じて広範囲のI/O接続を実現する。

新規性従来は2D接続を使用していたが、本発明では垂直および水平方向にチップを積層し、TSVとファンアウトRDLを使用して3Dパッケージ化を行う。

クレーム範囲第一ダイと第二ダイを直接接合し、両方に導電性ビアを設け、その間で相互接続。さらにファンアウト再配線層を通じて広範囲のI/O接続を行う。

重要度の理由垂直および水平方向にチップを積層し、TSVとファンアウトRDLを使用してパッケージ化する。

US8933551B2 ★★☆ 全文

3次元パッケージと同様のもの形成方法

TSMC Interposer/Pkg

主担当: CMP CMP

何の発明か3次元パッケージの形成方法

課題従来のパッケージでは、熱伝導性材料を使用して熱を分散し、効率が低下する。

解決手段インターポーザとダイを接合することで、ダイ間の電気的な接続と同時に熱伝導性を向上させる。

新規性従来は二段階の熱伝導性材料を使用していた。本発明では一括でダイとインターポーザを接合し、効率的に熱を分散する。

クレーム範囲半導体パッケージで、インポーザーには通過ビアのない第1基板と、その上に配置された Redistribution ラインおよび第1種の接続子とが含まれ、第1ダイはこれらの第1種の接続子に電気的に結合して bonding されている。

US9355924B2 ★★☆ 全文

半導体下充填方案

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か集積回路におけるアンダーフィル構造の改善

課題アンダーフィルが意図した範囲外に流出し、PoPパッドを汚染する可能性がある。

解決手段くぼみを使用してアンダーフィルからの溢れを制御し、特定の構造内で保持する。

新規性従来は DAMMING 材料を使用していたが、本発明ではくぼみを使用することでコスト削減と精度向上。

クレーム範囲アンダーフィルを制限するためにくぼみを作り、その内側にアンダーフィルを配置し、意図した範囲外の溢れを防止する構造。

重要度の理由アンダーフィル, depression, package

US8754818B2 ★★☆ 全文

個別の半導体ダイ上における統合アンテナ構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体モジュールに統合されたアンテナ構造を形成する方法

課題従来の統合アンテナ構造では、下部と上部の金属層間の距離が制限され、帯域幅が狭くなる問題。

解決手段異なるダイ間に配置された接着層により、下部金属層と上部金属層の間隔を広げ、より広い帯域幅を得る。

新規性従来はダイ内部に配置した金属層間の距離が制限されていた。本発明では異なるダイ間に配置することで、より広い距離と帯域幅を実現。

クレーム範囲半導体モジュールにおいて、無線信号の送受信に用いられる統合アンテナ構造を有し、その構造は以下の要素から成る：下基板に設けられた半導体素体と接地平面上に配置された下金属層、および垂直方向に上基板が配置されている。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場

US9633149B2 ★★☆ 全文

シス템と方法：シリコン貫通ビア（TSV）のモデリング

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かインタポーザとTSVのモデル化システム

課題ICパッケージにおけるインタポーザとTSVのRC特性による影響を評価する方法が不足している。

解決手段30GHzから100GHzまでの周波数範囲でインタポーザとTSVの電磁誘導特性をシミュレートし、設計段階での応答を予測する。

新規性従来は個別のTSVをモデル化。本発明では複数のTSVを3ポートネットワークで表現し、相互接続も考慮。

クレーム範囲インタポーザとTSVの電磁誘導特性を分析するための電子設計自動化ツールと非一時的な記憶媒体によるシステム。各TSVは3ポートネットワークでモデル化され、相互接続されている。

重要度の理由インタポーザとTSVのRC特性評価

US8866508B2 ★★☆ 全文

3Dチップスタック構造におけるチップの校正システムと方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3Dチップスタック構造におけるチップ間信号の適応的な駆動強度調整システムと方法

課題3Dチップスタック構造において、 Chips in a 3D architecture may be of different varieties, and certain chips may be more difficult to connect for standard calibration or testing. Additionally, an unbalanced load between chip sets can cause suboptimal driving strength.

解決手段第一チップと第二チップ間の信号駆動強度を適応的に調整するため、各チップに受信回路と送信回路を設け、比較回路とドライバ制御回路を使用してVIH/VIL信号とVIH/VILデューティー信号との比較を行い、結果に基づいて駆動強度を調整する。

新規性従来は固定の駆動強度を使用していたが、本発明では適応的な駆動強度調整を行う。これにより、各チップ間の信号伝送効率が向上し、テストや校正の精度が改善される。

クレーム範囲3Dチップスタック構造において、第一チップと第二チップ間の信号駆動強度を適応的に調整するためのシステム。受信回路と送信回路を使用し、VIH/VIL比較信号とVIH/VILデューティー信号との比較を行い、結果に基づいて駆動強度を調整する。

重要度の理由3D architectures, TSV, driving strength adjustment

US9673160B2 ★★☆ 全文

パッケージング装置、その製造方法およびパッケージング方法

TSMC Interposer/Pkg

主担当: 成膜成膜Litho

何の発明かパッケージング装置とその製造方法

課題従来のパッケージングでは、コンタクトパッドと導電性バンプ間の接続部にストレスがかかる問題。

解決手段PPI構造と接触パッドとの間に成形材料を配置し、その上面が導電性バンプと接触するようにすることで、ストレスを軽減。

新規性従来は単純な接続構造。本発明では、特定の比率Rに基づいて成形材料の厚さとコンタクトパッドの幅を最適化して導電性バンプへのストレスを軽減。

クレーム範囲半導体パッケージング装置において、第1基板にPPI構造（ポストパッシベーションインタコンネクト）が設けられ、その上にPPIパッドが配置され、このPPI構造は第1基板の第1面に位置し、また第2基板には接触パッドが配置されており、この接触パッドとPPIパッドを接続する導電性ボンバーが設けられている。

US9502360B2 ★★☆ 全文

3Dパッケージング用のストレス補償層

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かストレス補償層を用いた3Dパッケージング

課題2次元での集積度向上に限界があるため、3次元集積回路の実装が難しくなる。

解決手段第一基板の一方側に集積回路ダイを設置し、他方側にはストレス補償層を形成することで、成形化合物による応力軽減を行う。

新規性従来は成形化合物のみで構成される。本発明では、ストレス補償層を基板の反対側に配置し、その厚さを特定の式で決定することで、ダイと基板間の応力バランスを調整する。

クレーム範囲第一基板の一方側に集積回路ダイを設置し、他方側にはストレス補償層を形成。ストレス補償層は成形化合物による応力を軽減し、その厚さは特定の式に基づく。

US8803322B2 ★★☆ 全文

基板透過構造とその形成方法

TSMC Interposer/Pkg

主担当: CMP CMPLitho

何の発明かTSV構造とその形成方法を提供する。

課題2D集積回路の物理的な密度制限と、CMPプロセスによるILD層の過度な除去がゲート構造に影響を与える問題。

解決手段同一材料でILD層とTSV周囲を形成し、金属層は上部ILD層内に埋め込まれる。TSVは上部ILD層の上部を通過する。

新規性従来は異なる材料を使用していたが、本発明では同一材料で形成することで、CMPによる損傷リスクを低減。

クレーム範囲半導体構造で、基板上に設けられた第1部分とTSV内壁に沿った第2部分を同一材料で形成した絶縁層を有する THROUGH-SUBSTRATE-VIA（TSV）を含むもの。

US8495532B2 ★★☆ 全文

周波数依存型RC抽出ネットリスト作成システムおよび方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か周波数依存型RC抽出ネットリスト作成システムおよび方法

課題3D ICパッケージにおけるインタポーザ上の半導体基板の電気的接続特性を正確に評価するための技術ファイルとネットリストの作成が困難。

解決手段周波数依存型RCモデルを使用して半導体基板の物理特性を近似し、そのモデルに基づいて技術ファイルを作成。これにより既存のEDAツールでネットリストを作成できる。

新規性従来は単純な電気的接続のみ考慮。本発明では周波数依存型RCモデルを用いることで、より精密な評価が可能。

クレーム範囲半導体サブストラートの物理特性を周波数依存回路を使用して近似し、その物理特性は一部において電磁気シミュレーションまたはシリコン測定によって識別される方法。

重要度の理由周波数依存型RCモデル、インタポーザ、半導体基板

US20120074562A1 ★★☆ 全文

低K材料を用いた3次元積層回路構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3次元積層回路構造の製造方法

課題低K材料を使用したデバイスダイが剥離やクラックを起こす問題

解決手段低K値（約3.8未満）の介電層を使用し、 Redistribution Lines (RDLs) を形成する

新規性従来は活性デバイスを含むインターポーザを使用。本発明では活性デバイスを含まないものを使う。

クレーム範囲半導体装置において、活性デバイスのないインターポーザーが設けられ、このインターポーザーには基板、基板を通るthrough-substrate via (TSV)、および基板上に配置された第1絶縁層が含まれ、第1絶縁層は第1k値を持つ。

重要度の理由低K材料, TSV, RDL

US8674510B2 ★★☆ 全文

三層積層回路構造において改善された電源および熱管理

Mago Barca Ip Llc Interposer/Pkg

主担当: Metal Metal

何の発明か3D集積回路構造における電源および熱管理改善

課題多層積層ダイ間の高抵抗によるIRドロップと、それに伴うパワーネットワークの密集化やダイ面積の制約。

解決手段各ダイ周辺に独立した Peripheral TSV を配置し、ダイ間の電源供給を分散化する。

新規性従来はダイ内部または下部ダイに集中したパワーネットワーク。本発明ではダイ周囲にPeripheral TSVを設け、ダイ面積とパワーネットワークの最適化を実現。

クレーム範囲3D積層半導体構造で、少なくとも2枚のダイを有し、それぞれに電源TSVと信号TSVが設けられ、第1ダイの電源TSVと信号TSVは少なくとも1つの電源TSVと1つの信号TSVと接続されている。

US9048233B2 ★★☆ 全文

インターポーザーを有するパッケージシステム

Mago Barca Ip Llc Interposer/Pkg

主担当: Bonding BondingLitho

何の発明かインターポーザを使用した3次元パッケージシステムの構築

課題2D集積回路形成における物理的な密度制限と、それに伴うRC遅延増大と電力消費増大

解決手段シリコンインターポーザを介してシーベルトと有機基板間のCTE不一致を緩和し、接合部の信頼性を向上させ、パッケージ高さを制御する。

新規性従来は直接接続された集積回路とインターポーザを使用。本発明ではシリコンインターポーザを介してCTE不一致を緩和し、信頼性とパッケージ高さを改善する。

クレーム範囲半導体パッケージシステムで、その構造にはまず、下部接続構造を有する第1インターポーザー、このインターポーザ上面に配置された第1基板（少なくとも一つのTSV構造を含む）、およびこの基板上面に配置された封止材料が含まれる。

US8994188B2 ★★☆ 全文

基板用の接続構造

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か基板上の3D接続構造を提供する

課題2次元での微細化に限界があり、さらに密度を向上させる方法が必要。

解決手段基板上に通過ビアと異なる厚さを持つ複数の金属配線層を形成し、ダイを両面に配置することで3D接続構造を実現。

新規性従来は同一厚さの金属配線層を使用。本発明では各層が異なる厚さになり、さらに最上層の金属配線層はその下にある層よりも大きい。

クレーム範囲半導体装置において、第一基板の一方の面と他方の面にそれぞれ通過孔ビアと複数のメタル化層を有する。

US8809081B2 ★★☆ 全文

電子デバイスおよび電子デバイスの製造方法

TSMC Interposer/Pkg

主担当: Metal Metal成膜Litho

何の発明か電子デバイスの製造方法

課題従来のSiPデバイスでは、ダイ間の電気的接続に銅を使用するが、その導電性は十分ではなく、また微細加工やワイヤーレス接続には適しておらず、光学通信能力も不足している。

解決手段本発明では、光 Emitting Units (OLED) と Light Detecting Units (PD) を含む複数のダイを光学的に接続する方法を提供し、これらは標準的な半導体製造プロセスで製造される。さらに、第2層としてのインターポーザー層が使用され、ダイ間の光学通信能力を向上させる。

新規性従来はダイ間の電気接続に銅を使用していたが、本発明では光 Emitting Units と Light Detecting Units を用いて光学通信を行う。これにより、微細加工やワイヤーレス接続に対応し、導電性も向上する。

クレーム範囲電子デバイスは、第1ダイに OLED アレイ、第2層に TSV アレイ、第3ダイに PD アレイを含み、これらが光学的に接続される。製造プロセスは標準的な半導体製造プロセスに基づいている。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句

US20230326862A1 ★★☆ 全文

Semiconductor package having an interposer and method of manufacturing semiconductor package

SAMSUNG ELECTRONICS CO LTD 2023-10-12 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段複数のシーメントデバイスを隔離しながら相互に接続するためのインターポーザを使用し、 redistribution wiring pads と bonding pads を用いて電気的に接続する。

新規性従来は単一のパッケージ上で複数のシーメントデバイスを直接接続する方法が一般的だった。本発明では、インターポーザを使用して隔離された位置に異なるデバイスを配置し、 redistribution wiring pads と bonding pads を用いて相互に接続する。

クレーム範囲[原文] 1. A semiconductor package, comprising: a package substrate; an interposer disposed on the package substrate, the interposer including a semiconductor substrate, a wiring layer disposed on an upper surface of the semiconductor substrate and having a plurality of wirings disposed therein, redistribut

US20240243085A1 ★★☆ 全文

Conductive barrier direct hybrid bonding

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2024-07-18 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か直接ハイブリッド接合表面を形成する方法

解決手段金属接触構造を上部から下方に配置し、その上部を接合面から削除することで、接合性能を向上させる。

新規性従来は接合面全体に導電バリア層を形成。本発明では特定の位置のみを除去する。

クレーム範囲[原文] 1. (canceled)

重要度の理由直接ハイブリッド接合、金属接触構造

US20240355784A1 ★★☆ 全文

Hybrid bonding technology for stacking integrated circuits

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-10-24 Interposer/Pkg

主担当: Metal Metal

何の発明か3D ICの堆積構造と接合方法

課題最小特徴サイズの縮小が困難となったため、2D ICを3Dに堆積することにより処理能力と消費電力を向上させる必要性。

解決手段異なるICダイを交互に堆積し、各ダイ間で接合ダイレクトリク構造を使用して接続する方法。さらに、バックサイドの接合ダイレクトリク層を通じて導体接合機能を配置する。

新規性従来は単一のICダイのみを堆積していたが、本発明では複数のICダイを交互に堆積し、各ダイ間で直接接合を行う。また、バックサイド接合層を通じて導体接合機能を配置。

クレーム範囲独立特許請求の範囲1は、異なる3D ICダイを交互に堆積し、各ダイ間で直接接合を行う構造を保護している。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US20240370715A1 ★★☆ 全文

3D Hybrid Bonding 3D Memory Devices with NPU/CPU for AI Inference Application

MACRONIX INT CO LTD 2024-11-07 Interposer/Pkg

主担当: Bonding Bonding

何の発明かAI加速処理要素と3Dメモリを直接接続するための装置

解決手段3D Copper to Copper (Cu-to-Cu) ハイブリッドボンドビアを使用して、ロジックダイとメモリダイ上のAI加速処理要素と3Dメモリを直接接続し、高い読み取り信頼性と帯域幅を実現。

新規性従来は垂直接続が複数の層に制限されていた。本発明ではより多くの層を追加することで、より大きな読み取り帯域幅と高速な読み取り速度を達成。

クレーム範囲AI加速処理要素と3Dメモリを直接接続するための装置は、ロジックダイとメモリダイ間の垂直接続により、高い読み取り信頼性と帯域幅を提供。

重要度の理由AI accelerator processing elements and 3D memory are directly connected via vertical connections.

US20250391826A1 ★★☆ 要約

Heterogeneous integration of radio frequency transistor chiplets having interconnections to wafer circuits for optimizing operating conditions

PSEUDOLITHIC INC 2025-12-25 Interposer/Pkg

主担当: 設計設計

何の発明かRFトランジスタチップレットとワイヤーの異種統合

解決手段RFトランジスタチップレットにDCバイアスを提供する回路や、RF動作状態を検出する回路をワイヤーに配置し、側面接合材を使用して接続することで、トランジスタの動作条件を最適化する。

新規性従来は単一のチップとワイヤー間の直接接続が主流だった。本発明では、RFトランジスタチップレットとワイヤー間を側面接合材で接続することで、より精密なバイアス条件やRF動作状態の検出が可能となった。

クレーム範囲RFトランジスタチップレットとワイヤー間を側面接合材で接続し、DCバイアス提供回路やRF動作状態検出回路を配置することで、トランジスタの動作条件を最適化する電子アセンブリ。

US20250293111A1 ★★☆ 全文

Lid through interposer of semiconductor package for thermal management

QUALCOMM INC 2025-09-18 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か半導体パッケージにおける熱管理のために、ダイ上に配置されたLidとInterposerを使用した構造を提供する。

解決手段ダイ上にLidとInterposerを配置し、ダイとInterposer間で熱伝導を改善することでパッケージの冷却効果を向上させる。

新規性従来はダイ周囲のみを覆うMoldを使用していたが、本発明ではLidも含めた複数の構造要素によりより効率的な熱伝導を実現する。

クレーム範囲[原文] 1. A semiconductor package, comprising: a die on an upper surface of a substrate; an interposer above the die; a mold between the substrate and the interposer, the mold encapsulating sides of the die; and a lid thermally coupled with the die, the lid comprising a lateral portion and two side portion

重要度の理由半導体パッケージ、熱管理

US20230268280A1 ★★☆ 全文

Universal interposer for a semiconductor package

XILINX INC 2023-08-24 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザの設計

解決手段異なるICデバイスに対応する複数のスロットを有し、各スロットには異なるボンドピン配置が設けられる。

新規性従来は単一のボンドピン配置。本発明では異なるボンドピン配置と異なる密度を持つスロットを用いる。

クレーム範囲[原文] 1. An interposer for an integrated circuit (IC) device, comprising: a body having a first surface and a second surface opposite the first surface; a first region formed on a first side of the body along a first edge of the body, the first region having a plurality of first slots, each first slot hav

重要度の理由インタポーザ、異なるボンドピン配置

US20240030172A1 ★★☆ 全文

Three dimensional universal chiplet interconnect as on-package interconnect

INTEL CORP 2024-01-25 Interposer/Pkg

主担当: 設計設計

何の発明か3次元チップレット間インターコネクト装置

課題UCIe実装におけるスケーラビリティ問題

解決手段25umから1u未満の微細なバッピンピッチを実現し、低遅延・高帯域幅・低消費電力・低面積を達成するUCIe-3Dインターコネクト

新規性従来は25um以上のバッピンピッチ。本発明では25umから1u未満の微細なバッピンピッチを実現。

クレーム範囲半導体パッケージ上のチップレット間を communicatively カプセル化するインターコネクトと、その制御ロジックを含む装置

重要度の理由UCIe, interconnect, チップレット

US20250233109A1 ★★☆ 全文

Package architecture with interposer

POWERCHIP SEMICONDUCTOR MFG CORP 2025-07-17 Interposer/Pkg

主担当: 設計設計

何の発明かパッケージ構造にインタポーザを使用し、垂直3D接続を実現する方法

解決手段インタポーザ上に垂直に積層されたメモリダイとルーティングレイヤーを設け、SoCやロジックチップとの垂直3D接続を実現し、可用面積を増やす。

新規性従来は水平配置のダイを使用。本発明では垂直に積層されたメモリダイを使用。

クレーム範囲[原文] 1. A package architecture with interposer, comprising: a package substrate; an interposer on said package substrate, and said interposer is comprised of a plurality of vertically-stacked memory dies and a topmost routing layer; and a plurality of chips horizontally arranged on said routing layer, wh

重要度の理由垂直積層/インタポーザ

US20220384408A1 ★★☆ 全文

Three-Dimensional Integration of Processing Chiplet and Static Random-Access Memory (SRAM) Chiplets

MARVELL ASIA PTE LTD 2022-12-01 Interposer/Pkg

主担当: 設計設計

何の発明か処理チップレットとSRAMチップレットを3次元に積層する方法

課題電子デバイスにおける処理機能と静的ランダムアクセスメモリ（SRAM）機能の統合技術が不足している。

解決手段処理チップレットの両面にSRAMチップレットを積層し、それぞれ異なるデータ部分を格納する。さらに、チップレットとSRAMチップレット間の電気的接続のために電極ターミナルを使用する。

新規性従来は単一のチップ上に処理機能とSRAM機能を統合していたが、本発明ではチップレットを積層して3次元空間で統合する。

クレーム範囲処理チップレットの両面にSRAMチップレットを配置し、それぞれ異なるデータ部分を格納する電子デバイス。さらに、チップレットとSRAMチップレット間の電気的接続のために電極ターミナルを使用する。

US20250391780A1 ★★☆ 全文

Interposer for semiconductor devices

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2025-12-25 Interposer/Pkg

主担当: Bonding Bonding

何の発明かインタポーザを使用した半導体デバイスの構造

解決手段プロセッサダイと半導体ダイをハイブリッド接合して電気的に接続し、プロセッサコアと回路ブロック間の通信を実現。

新規性従来はグローバルRDLを使用していたが、本発明では使用せず、内部構造を最適化。

クレーム範囲[原文] 1. A structure comprising: a processor die comprising a first processor core and a first circuit block; a semiconductor die; and a connecting element hybrid bonded to the processor die and electrically connecting at least the processor die and the semiconductor die, the connecting element comprising

重要度の理由インターポーザー, ハイブリッドボンディング, processor die, circuit block

US20230029110A1 ★★☆ 全文

Double seal ring and electrical connection of multiple chiplets

MARVELL ASIA PTE LTD 2023-01-26 Interposer/Pkg

主担当: 設計設計

何の発明かチップレット間の多重接続構造と密封リング

課題チップレットを複数配置し、それぞれに封止リングを形成する方法で、異なるチップレット間の電気的接続が困難な点。

解決手段金属層間に配置された2つのチップレットと、それらを覆う外部の絶縁基板上に形成される3番目の封止リングを使用し、各チップレットの表面に電気端子を設け、これらを接続する。

新規性従来は単一のチップ内で内部接続を形成。本発明では異なるチップレット間にも外部絶縁基板上に封止リングを形成し、電気的接続を行う。

クレーム範囲金属層間に配置された2つのチップレットと、それらを覆う外部の絶縁基板上に形成される3番目の封止リングを使用し、各チップレットの表面に電気端子を設け、これらを接続する構造。

重要度の理由チップレット, seal_ring, electrical_connection

US20220254746A1 ★★☆ 全文

Conductive barrier direct hybrid bonding

INVENSAS BONDING TECH INC 2022-08-11 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か直接ハイブリッド接合表面を形成する方法

解決手段金属接触構造を上部基板表面に形成し、その頂面が上部基板の頂面より下にあるようにする；その後、上部基板と接触構造全体に導電性バリア材層を形成し、上部基板の頂面から該層を除去する。

新規性従来は金属接触構造の頂面が基板表面と同一平面または上方にある。本発明では接触構造の頂面が基板表面より下に位置することにより、接合効率を向上させる。

クレーム範囲独立特許請求の範囲2は、異なる要素の上部ダイレクト接合可能な二酸化物層と、その上に形成された異なる寸法の二つの導電構造を持つ半導体構造を含む。さらに、これらの導電構造間でバリア層が配置される。

重要度の理由直接ハイブリッド接合、導電性バリア材

US20220189864A1 ★★☆ 全文

3d integrations and methods of making thereof

BROADPAK CORP 2022-06-16 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か電子部品を3D構造に配置するためのパッケージ

課題従来の2次元積層ダイスは低収益率を引き起こす可能性がある。

解決手段間隔子インタポーザを使用して、基板とダイス間の隙間を作り、電子部品を配置する。さらに、孔形成と Redistribution Layers を用いて密度を向上させる。

新規性従来は2次元積層ダイスを基板に直接接合していたが、本発明では間隔子インタポーザを使用してより多くの電子部品を配置できる。

クレーム範囲[原文] 1. An electronic package comprising: one or more cavities; a first substrate, wherein the first substrate having a substrate surface, and the first substrate is substantially planar and comprises of a first plurality of substrate vias and Redistribution Layers (RDLs) and a first plurality of said on

US20250323195A1 ★★☆ 全文

Memory chiplet bond pad configuration

WESTERN DIGITAL TECH INC 2025-10-16 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dメモリチップレットと制御回路ウェーファ間の接続方法

課題非揮発性メモリチップレットと制御回路ウェーファ間の接合において、サイズ不一致や配置誤差による直接接続の困難さ。

解決手段3Dメモリ構造を持つチップレットと制御回路ウェーファ間を個別に接合し、ステージエリアと配線エリアに異なるワードラインボンドパッドを設置することで、配置誤差に対する耐性を向上。

新規性従来は同一サイズのチップレットと制御回路ウェーファ間で接合。本発明ではサイズ不一致のあるチップレットと制御回路ウェーファ間でも接続可能。

クレーム範囲3Dメモリ構造を持つチップレットと制御回路ウェーファ間を個別に接合し、ステージエリアと配線エリアに異なるワードラインボンドパッドを設置すること。

重要度の理由die-to-ウェーハボンディング, bond pad placement, misalignment

US20250105131A1 ★★☆ 全文

Flexible interposer

PRAGMATIC SEMICONDUCTOR LTD 2025-03-27 Interposer/Pkg

主担当: 設計設計

何の発明か柔軟基板に有機素子を組み込んだインターポーザー

解決手段柔軟なベース層とその中に組み込まれた有機素子、および接触パターン化層により、ICとの接続と配線 redistribution を実現。

新規性従来の有機インターポーザーでは実現できなかった有機素子の統合と微細な配線ピッチ（約1μm）を可能にした。

クレーム範囲[原文] 1. An interposer subassembly for an electronic system having at least one integrated circuit (IC) component, comprising: a flexible base layer, having a first surface and an opposing second surface; at least one active electronic circuit component, operatively integrated within said flexible base la

重要度の理由柔軟基板, 有機素子, 接触パターン化層

US20240243050A1 ★★☆ 全文

Semiconductor package including an interposer

SAMSUNG ELECTRONICS CO LTD 2024-07-18 Interposer/Pkg

主担当: 計測計測

何の発明かインタポーザを含む半導体パッケージの構築

解決手段インタポーザにスクリブルレーンとダミーレギオンを設置し、チップの配置位置を制御する。

新規性従来は単純なインタポーザを使用。本発明では、特定方向に沿ってスクリブルレーンを配置し、ダミーレギオンもチップ周囲に配置することで、より精密なチップ配置が可能。

クレーム範囲[原文] 1. A semiconductor package, comprising: a package substrate; an interposer disposed on the package substrate; and a first semiconductor chip disposed on the interposer, wherein the interposer includes: a first semiconductor substrate; and a first dielectric layer disposed on the first semiconductor

重要度の理由インタポーザ, スクリブルレーン, ダミーレギオン

US20240332260A1 ★★☆ 全文

Package architectures for differentiated artificial-reality task-specific chiplets

META PLATFORMS TECH LLC 2024-10-03 Interposer/Pkg

主担当: 設計設計

何の発明か人工現実タスク特定チップレットと汎用システムオンチップの組み合わせ

課題従来のオフザシェルシステムオンチップ（SoC）は多様な業界で使用可能だが、専門的なアプリケーションには特化した要件を満たすことが難しい。

解決手段特定的人工現実タスク特定チップレットと汎用SoCをダイ・ツー・ダイインターフェースを使用して組み合わせることで、高度な帯域幅と低消費電力を達成し、独自性を維持する。

新規性従来は一般的なSoCを使用していたが、本発明では特定的人工現実タスク特定チップレットと組み合わせることで、高度化された性能とユーザーエクスペリエンスを達成した。

クレーム範囲汎用SoCと特定の人工現実タスク特定チップレットをダイ・ツー・ダイインターフェースを使用して組み合わせたマルチチップアセンブリーの構造。

重要度の理由特定的人工現実タスク特定チップレットと汎用SoCの組み合わせ

US20250029970A1 ★★☆ 全文

Electronic device and chiplet module

ADVANCED SEMICONDUCTOR ENG 2025-01-23 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスとチップレットモジュールの構造を提供する。

解決手段処理コンポーネントは基板上に配置され、第一および第二のストレージユニットがそれぞれ基板の下部と上部に配置されており、これらが処理コンポーネントと電気的に接続されている。

新規性従来は単一の基板上で全てのコンポーネントを配置していた。本発明では、第一および第二のストレージユニットが基板の上下に分けて配置され、それぞれが処理コンポーネントと電気的に接続されている。

クレーム範囲[原文] 1. An electronic device, comprising: a circuit structure; a processing component, disposed over the circuit structure; a first storage unit, supported by the circuit structure, wherein the first storage unit is electrically connected to the processing component; and a second storage unit, disposed u

US20250391789A1 ★★☆ 全文

Double seal ring and electrical connection of multiple chiplets

MARVELL ASIA PTE LTD 2025-12-25 Interposer/Pkg

主担当: 設計設計

何の発明かチップレット間の接続構造を提供するパッケージ

課題複数のチップレット間で信頼性のある電気的接続と密封リングの形成方法が不足している。

解決手段異なる金属層に封入された2つの独立した密封リングと、それらを覆う外部の3番目の密封リングを使用して、複数のチップレット間で電気的な接続を形成する。

新規性従来は単一の密封リングのみを使用していたが、本発明では2つの独立した密封リングと外部の3番目の密封リングを使用することで、より信頼性の高い接続を実現している。

クレーム範囲この発明は、複数の金属層に封入された独立した密封リングと、それらを覆う外部の3番目の密封リングを使用して、チップレット間で電気的な接続を形成するパッケージ構造を保護している。

US20250349730A1 ★★☆ 全文

Semiconductor package having an interposer substrate

SAMSUNG ELECTRONICS CO LTD 2025-11-13 Interposer/Pkg

主担当: 設計設計

何の発明か下部基板上に配置された2つの異なる高さのチップとインターポーザーを用いた半導体パッケージ

解決手段異なる高さのチップとインターポーザーを使用して、 molding 層内での空洞形成を抑制し、熱放散効率を向上させる。

新規性従来は同一高度のチップを使用。本発明では異なる高度のチップとインターポーザーを使用する。

クレーム範囲[原文] 1. A semiconductor package comprising: a lower substrate comprising a lower wiring structure; a first lower semiconductor chip disposed on the lower substrate; a second lower semiconductor chip disposed on the lower substrate adjacent to the first lower semiconductor chip in a first direction parall

重要度の理由異なるチップ高度とインターポーザーの使用

US20240387471A1 ★★☆ 全文

Die to die interface circuit

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-11-21 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か複数ダイ間の信号伝送方法

課題ICの小型化により、ダイ間の効率的な信号伝送が難しくなっている。

解決手段2つのダイ間で信号を受信し、その信号を複製して3つ目のダイに伝送する手法を提案している。

新規性従来はダイ間の直接伝送が困難だったが、本発明では中間ダイを通じて信号を複製して伝送することで解決している。

クレーム範囲[原文] 1. A method, comprising: receiving, by a first interface circuit of a first die from a second interface circuit of a second die, a signal; generating, by the first interface circuit of the first die, a replicate signal of the received signal; and transmitting, by the first interface circuit of the f

重要度の理由die_stacking, 界面_circuit

US20250067942A1 ★★☆ 全文

Electrical-optical conversion with 3d stacked photonic chiplet(s) in substrate

LIGHTMATTER INC 2025-02-27 Interposer/Pkg

主担当: 設計設計

何の発明か光子チップレットと電気チップレットを3Dスタックしたパッケージング

課題高速データ伝送が必要なアプリケーションで、電子回路と光子回路を効率的に統合する方法。

解決手段光子チップレットと電気チップレットを3Dスタックし、両者が光学的にまたは電気的に接続される構造。さらに、チップレットが基板に埋め込まれたり、オーバーフェイスする場合がある。

新規性従来は単一の基板上に光子チップレットと電気チップレットを配置する方法。本発明では、これらのチップレットが3Dスタックされ、光学的または電気的に接続される。

クレーム範囲基板上の凹部に埋め込まれた光子チップレットとその上に部分的に配置された電気チップレットのパッケージ。さらに、両者が光学的に接続され、ファイバがチップレットに接続される。

US20250273583A1 ★★☆ 全文

Interposer device and semiconductor package device

GLOBAL UNICHIP CORP 2025-08-28 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザ装置と半導体パッケージ装置を提供する。

解決手段垂直方向に配置された複数の回路層により、2つのチップ間で通信信号を伝送。各回路層は異なる方向性を持ち、信号線と接地線が交互に配置されている。

新規性従来は単一方向性の信号伝送だったものが、複数の回路層により垂直方向に対して反対方向性を持つ信号伝送を可能にした。

クレーム範囲[原文] 1. An interposer device, configured to provide the transmission of a plurality of communication signals between two chips, wherein the interposer device comprises: a plurality of circuit layers, electrically connected between the two chips and arranged along a vertical direction, wherein each of the

重要度の理由複数の回路層と垂直方向の反対方向性

US20250357457A1 ★★☆ 全文

Three dimensional (3d) chiplet and methods for forming the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-11-20 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dチップレットとその形成方法

課題従来の2D SoC設計では、非揮発性メモリ（NVM）機能ブロックと制御ロジックブロック間のデバイスノードミスマッチが問題となり、またμbump技術による3DスタックチップでもCIMアーキテクチャの接続密度要件を満たすことが困難である。

解決手段論理ダイとメモリダイスタックを第1酸化膜バONDで接合し、第1直接バONDで2つのメモリダイを接合。さらに、論理ダイに第1TSVを形成して、論理ダイとメモリダイスタック間の電気的接続を行う。

新規性従来は単一の酸化膜バONDと直接バONDを使用していたが、本発明では複数の酸化膜バONDと直接バONDを組み合わせることで、より柔軟な構造を実現している。

クレーム範囲論理ダイとメモリダイスタックを接合し、TSVを通じて電気的に接続する構造。複数のダイ間の直接バONDと酸化膜バONDを組み合わせることで、より高度な3Dチップレット構造を実現している。

US20230107103A1 ★★☆ 全文

System on chip having three-dimensional chiplet structure and electronic device including the system on chip

SAMSUNG ELECTRONICS CO LTD 2023-04-06 Interposer/Pkg

主担当: 設計設計

何の発明か3Dチップレット構造を持つシステムオンチップと電子機器

課題従来の半導体パッケージでは、高容量化、薄型化、小型化が難しくなっていた。

解決手段SoCは3Dチップレット構造を採用し、複数のダイを垂直に積層することで、面積と消費電力を削減している。さらに、メモリデバイスとの間で垂直方向に接続するインターコネクトにより、ダイ間の電気的接続が可能となった。

新規性従来は単一のダイ上に全ての機能を実装していたが、本発明では複数のダイを積層し、それぞれ異なるロジック回路を持つ。また、出力電圧パスを通じて電源供給を行うことで、効率的な電源管理が可能となった。

クレーム範囲SoCは3Dチップレット構造を有し、複数のダイを垂直に積層することで面積と消費電力を削減。さらに、メモリデバイスとの間でインターコネクトを使用してダイ間の電気的接続が可能となった。

US20230144129A1 ★★☆ 全文

Semiconductor chiplet device

GLOBAL UNICHIP CORP 2023-05-11 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットデバイスにおけるデータ伝送構造

解決手段異なるダイが互いに接続され、データを伝送するためのインターポーザ層とパッケージ基板を使用。

新規性従来は単独のダイ間で直接接続。本発明ではインターポーザ層とパッケージ基板にデカップリングコンデンサを配置することで、ダイ間のデータ伝送効率を向上。

クレーム範囲[原文] 1. A semiconductor chiplet device, comprising: a first die comprising a first interface; a second die comprising a second interface; an interposer layer, a first side of the interposer layer configured to set the first die and the second die, wherein the first die and the second die are configured t

重要度の理由チップレット, データ伝送, インターポーザ層, パッケージ基板

US20250112160A1 ★★☆ 全文

Interleaved power delivery to 3d die complexes above bridge chiplet without tsv

INTEL CORP 2025-04-03 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3Dダイ複合構造における電源配線方法

課題橋接チップレットが電源配線を遮断し、周囲領域への電力供給に問題がある。

解決手段異なるピッチのバッファフィールドと電源配送フィールドを交互に配置することで、電源配線を橋接チップレット上部に実現。

新規性従来は垂直方向のTSVを使用していたが、本発明では水平方向のバッファフィールドと電源配送フィールドを交互に配置することで解決。

クレーム範囲異なるピッチを持つバッファフィールドと電源配送フィールドを交互に配置した3Dダイ複合構造を保護。

重要度の理由bridge die, power delivery, bump field

US20240105699A1 ★★☆ 全文

3D System and Wafer Reconstitution with Mid-layer Interposer

APPLE INC 2024-03-28 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か3Dシステムとワイヤーレス構築法

課題電子デバイス向けにより多くの機能を小型化するための多チップパッケージングソリューションの不足。

解決手段ミドルレイヤーインターポーザを使用し、ダイとパッケージレベル間で異なる種類の接合を行い、垂直インターコネクションを実現。

新規性従来は単一技術ノードでのワaffer-on-waferまたはchip-on-wafer接合。本発明では複数の技術ノードを使用した接合が可能。

クレーム範囲ミドルレイヤーインターポーザとその上下的パッケージレベル、それぞれに異なる種類の接合を行う3Dシステム。

US20210035941A1 ★★☆ 全文

Hybrid bonding using dummy bonding contacts

YANGTZE MEMORY TECH CO LTD 2021-02-04 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dメモリデバイスのハイブリッドボンディング方法

課題平面的な半導体デバイスの微細化により生じるプロセス技術上の困難とコスト増加を解決する。

解決手段異なる基板間で機能的なボンディング接触とダミーのボンディング接触を使用して高密度接続を形成し、垂直方向に積層した半導体デバイスの製造方法。

新規性従来は直接接続された全てのボンディング接触が機能的なものだったが、本発明では一部のボンディング接触がダミーとなり、効率的な接続を実現。

クレーム範囲異なる基板間で形成した複数のボンディング接触を対応する位置に配置し、これらの接触により垂直方向に積層された半導体デバイスを面対面で接合する方法。

US20250087621A1 ★★☆ 全文

Interposer structure and package structure

ADVANCED SEMICONDUCTOR ENG 2025-03-13 Interposer/Pkg

主担当: Metal Metal

何の発明かインタポーザ構造とパッケージ構造を提供する。

解決手段インタポーザには導電部、絶縁層、複数の第1ワイヤーと第2ワイヤーが含まれる。また、パッケージ構造では、第一基板、第二基板、およびインタポーザが含まれており、これらはネットワーク部分を介して電気的に接続される。

新規性従来のインタポーザは単純な導電部を持っていたが、本発明では導電部と絶縁層からなる複数の構造要素が含まれる。さらに、特定のパッケージ構造では、空洞を含む導電構造が導入されている。

クレーム範囲独立特許請求の範囲1は、インタポーザ構造に含まれる導電部、絶縁層、ワイヤーの組み合わせを保護する。また、7と13はパッケージ構造において、基板間の接続手段としてのインタポーザの構造を保護する。

US20250174567A1 ★★☆ 全文

Glass interposer semiconductor package with integrated stack capacitor and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2025-05-29 Interposer/Pkg

主担当: 設計設計

何の発明かガラスインターポーザを用いた積層コンデンサ包装とその製造方法

解決手段ガラス基板に Through-Glass Via を用い、再配線層（RDL）と積層コンデンサを組み合わせた半導体パッケージの製造方法。

新規性従来はガラス基板や再配線層（RDL）内に積層コンデンサを配置する必要があったが、本発明ではこれらのいずれかに配置できる。

クレーム範囲[原文] 1. A semiconductor package comprising: a glass substrate comprising a through-glass via; a first redistribution layer on a lower surface of the glass substrate; a second redistribution layer on a upper surface of the glass substrate; and at least one integrated stack capacitor included in at least o

重要度の理由ガラス基板, Through-Glass Via, 再配線層（RDL）, 積層コンデンサ

US20250391824A1 ★★☆ 要約

Heterogeneous integration of radio frequency transistor chiplets having interconnections to host wafer circuits for optimizing operating conditions

PSEUDOLITHIC INC 2025-12-25 Interposer/Pkg

主担当: 設計設計

何の発明かRFトランジスタチップレットをホストウェーバーに統合する電子アセンブリ

解決手段高電子移動性トランジスタ（HEMT）または異質接合 Bipolarトランジスタ（HBT）を含むRFトランジスタチップレットと、DCバイアスやRF動作状態のセンシングを行うホストウェーバー間の統合。

新規性従来は単一のRFトランジスタチップレットをホストウェーバーに直接接合する方法を使用していたが、本発明では側面間に接合材を使用して統合することで、より精密なバイアス条件制御が可能となった。

クレーム範囲RFトランジスタチップレットとホストウェーバー間の統合構造を保護しており、DCバイアス提供やRF動作状態センシング機能を持つホストウェーバーとRFトランジスタチップレットとの間に接合材を使用している。

US20250015029A1 ★★☆ 全文

Multi-die-to-wafer hybrid bonding

MURATA MANUFACTURING CO 2025-01-09 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か3DスタックICダイの製造方法

課題2次元平面形式因数の制約により、ICダイのサイズを縮小することが困難である。

解決手段複数のICダイを並べて同時に拾い入れ、受容器ダイに接合する技術。テストと選別を行うことで良品率を向上。

新規性従来は単一ダイを個別に接合。本発明では同時多ダイ接合により効率化。また、異なる材料やサイズのワafferを使用可能。

クレーム範囲複数のICダイを同時に拾い入れ、受容器ダイに接合する方法と、その結果形成される3DスタックICダイ。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場

US11844223B1 ★★☆ 全文

Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging

KEPLER COMPUTING INC 2023-12-12 Ferroelectric

主担当: Bonding Bonding熱処理

何の発明かAI処理システム用の高性能メモリチップレットとパッケージング技術

課題従来のパッケージング技術では、帯域幅制約や熱管理上の問題が存在し、AIモデルの訓練と推論における遅延と電力消費を改善できていない。

解決手段Ferroelectricメモリチップレットを使用した統合メモリチップレットと3Dパッケージング技術により、帯域幅を大幅に向上させ、熱管理も改善している。

新規性従来はDRAMと計算ダイが垂直に配置され、帯域幅制約や熱問題があった。本発明では計算ダイとメモリチップレットを水平方向に配置し、帯域幅と熱管理を改善している。

クレーム範囲Ferroelectricメモリチップレットと加速器を含む複数のダイが垂直に積層され、それぞれのダイ間でメモリデータ転送を制御するメモリコントローラーを持つパッケージング構造。

重要度の理由帯域幅制約と熱管理

US12381168B2 ★★☆ 全文

Conductive barrier direct hybrid bonding

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2025-08-05 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か直接ハイブリッド接合表面を形成する方法

解決手段金属接触構造と障壁層を下部に凹ませることで直接ハイブリッド接合面を作成する。

新規性従来は接合面の上部に配置されていた金属接触構造と障壁層を、本発明では接合面の下部に凹ませる。

クレーム範囲[原文] 1. A method comprising: providing a first barrier layer in an opening of a first dielectric layer on a first substrate of a first element, the first barrier layer disposed along a sidewall of the first dielectric layer; providing a metallic contact structure in the opening of the first dielectric la

US11830838B2 ★★☆ 全文

Conductive barrier direct hybrid bonding

ADEIA SEMICONDUCTOR BONDING TECHNOLOGIES INC 2023-11-28 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か直接ハイブリッド接合表面を形成する方法

解決手段異なる形状の金属接触構造を形成し、その上部に導電性バリア層を形成してから除去することで、上部面が露出しないように接合面を形成。

新規性従来は直接接合面全体にバリア層を形成。本発明では特定の金属接触構造のみにバリア層を形成し、その他の部分は露出させる。

クレーム範囲[原文] 1. An element comprising: a first dielectric layer having an upper surface configured to directly bond to a second dielectric layer of another element; a first conductive structure formed in a first portion of the first dielectric layer; a second conductive structure formed in a second portion of th

重要度の理由直接ハイブリッド接合、導電性バリア層

US12557696B2 ★★☆ 全文

Three-dimensional integration of processing chiplet and static random-access memory (SRAM) chiplets

MARVELL ASIA PTE LTD 2026-02-17 Interposer/Pkg

主担当: 設計設計

何の発明か処理チップレットとSRAMチップレットを3D積層した電子デバイス

課題従来の電子装置では、処理機能と静的ランダムアクセスメモリ（SRAM）機能を統合する技術が不足していた。

解決手段処理チップレットの両面にSRAMチップレットを積層し、それぞれ異なるデータ部分を格納。チップレットとSRAMチップレット間の電気的接続は、電極ターミナルとTSVにより実現。

新規性従来は単一のチップ上に処理とSRAM機能を統合。本発明では、チップレットの両面にSRAMチップレットを配置し、データを分割して格納する。

クレーム範囲電子デバイスは、処理チップレットとその両側に配置されたSRAMチップレット、および電極ターミナルとTSVにより構成される。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句

US12272630B2 ★★☆ 全文

Interposer and semiconductor package including same

SAMSUNG ELECTRONICS CO LTD 2025-04-08 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザとそのを含む半導体パッケージ

課題電子機器が小型化し、機能性が向上する中、高密度な半導体チップ集積が必要となり、従来の印刷回路板を使用せずにインタポーザを利用することが求められている。

解決手段インタポーザには基板層、 Redistribution構造、保護層、電極などが含まれており、これらの構造により高信頼性を実現。また、インタポーザ周辺に凹部を作ることで、パッケージの側面が継続的に露出し、接合や封止作業が容易になる。

新規性従来は平坦な表面のみを使用していたが、本発明では基板層の一部を露出させる凹部を作ることで、インタポーザとパッケージ間での接合や封止が改善されている。

クレーム範囲インタポーザには基板層、 Redistribution構造、保護層、電極などが含まれており、これらの構造により高信頼性を実現。また、インタポーザ周辺に凹部を作ることで、パッケージの側面が継続的に露出し、接合や封止作業が容易になる。

US12315843B2 ★★☆ 全文

Hybrid bonding technology for stacking integrated circuits

TAIWAN SEMICONDUCTOR MFG CO LTD 2025-05-27 Interposer/Pkg

主担当: Metal Metal

何の発明か3D ICの堆積構造と堆積方法

課題最小特徴サイズの縮小が難しくなったため、2D ICを3Dに堆積する技術が必要となった。

解決手段異なるICダイ間でTSVを電気的に接続する堆積構造とその形成方法を提供している。

新規性従来は直接接触せず、介在層が存在した場合でもTSV間の電気的接続を可能にした。

クレーム範囲[原文] 1. A three-dimensional (3D) integrated circuit (IC) comprising: a first IC die comprising a first substrate, a first interconnect structure disposed over the first substrate, and a first through substrate via (TSV) disposed through the first substrate; a second IC die comprising a second substrate,

重要度の理由3D IC, TSV, ハイブリッドボンディング

US11694961B2 ★★☆ 全文

Semiconductor package having an interposer and method of manufacturing semiconductor package

SAMSUNG ELECTRONICS CO LTD 2023-07-04 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段インタポーザ上に配線層と redistribution パッドを設け、異なる2つの半導体デバイスを電気的に接続する。

新規性従来は単一の半導体デバイスのみを配置。本発明ではインタポーザ上に複数の半導体デバイスを配置し、相互に電気的に接続する。

クレーム範囲[原文] 1. A semiconductor package, comprising: a package substrate; an interposer disposed on the package substrate, the interposer including a semiconductor substrate, a wiring layer disposed on an upper surface of the semiconductor substrate and having a plurality of wirings disposed therein, redistribut

重要度の理由半導体デバイス、インタポーザ、配線層

US11658158B2 ★★☆ 全文

Die to die interface circuit

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-05-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か積層ダイの間での信号伝送構造を提供する

課題ICの小型化により、異なるダイ間での効率的な信号伝送が必要となる。

解決手段異なるダイ間に複数の金属レールとインターフェース回路を使用し、信号を伝送しながら電気的隔離を行う。

新規性従来は直接接続か単一の金属レールを使用していたが、本発明では複数の金属レールとインターフェース回路を使用して効率的に信号を伝送する。

クレーム範囲[原文] 1. An integrated circuit comprising: a first die; and a second die disposed above the first die along a direction, the second die including: a first layer, a second layer disposed above the first layer along the direction, a first metal rail extending through the first layer along the direction to e

重要度の理由積層ダイ, インターフェース回路

US12238872B2 ★★☆ 全文

Circuit board with bridge chiplets

ADVANCED MICRO DEVICES INC 2025-02-25 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットを設置した基板の製造方法

解決手段基板に穴を開けてチップレットを配置し、その下部接点は基板上の導電層と電気的に接続される。

新規性従来は単一の半導体チップのみを使用。本発明では複数の半導体チップとの間接点を持つチップレットを使用する。

クレーム範囲[原文] 1. A method of manufacturing a circuit board, comprising: providing a substrate having a conductor layer, wherein the substrate comprises plural build-up layers; fabricating a pocket in the substrate, the pocket extending vertically into at least two of the build-up layers and exposing a portion of

重要度の理由チップレット, インターポーザー

US12585931B2 ★★☆ 全文

3D hybrid bonding 3D memory devices with NPU/CPU for AI inference application

MACRONIX INT CO LTD 2026-03-24 Interposer/Pkg

主担当: Bonding Bonding

何の発明かAI加速処理要素と3Dメモリを直接接続するための装置

解決手段複数のAI加速処理要素と3Dメモリを3Dコプコンハイブリッドボンディングを使用して直接接続し、高読み出力耐久性を持つニューラルネットワーク重みデータを提供する。

新規性従来は垂直接続を使用していたが、本発明では金属対金属のハイブリッドボンドを使用することで、より高いメモリ帯域幅と持続的な読み出し速度を達成している。

クレーム範囲AI加速処理要素と3Dメモリを直接接続するための装置は、AIプロセッサ要素が3Dメモリセルから重みデータを読み出し、それをニューラルネットワーク計算に使用すること。

重要度の理由AI accelerator processing elements, 3D memory cells, ハイブリッドボンディング

US12021032B2 ★★☆ 全文

Semiconductor package having an interposer and method of manufacturing semiconductor package

SAMSUNG ELECTRONICS CO LTD 2024-06-25 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段複数の半導体デバイスを隔離しながら相互に接続するためのインターポーザを使用し、 redistribution wiringsとbonding padsを用いて接続する。

新規性従来は単一の半導体デバイスのみを配置。本発明では、異なる半導体デバイスを隔離しながら相互に接続できるインターポーザを使用している。

クレーム範囲[原文] 1. A semiconductor package, comprising: a package substrate; an interposer disposed on the package substrate, the interposer including a semiconductor substrate, a wiring layer disposed on an upper surface of the semiconductor substrate and having a plurality of wirings disposed therein, redistribut

US11658107B2 ★★☆ 全文

Semiconductor package including an interposer and method of fabricating the same

SAMSUNG ELECTRONICS CO LTD 2023-05-23 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージとその製造方法

解決手段下部パッケージと上部パッケージ間にインターポーザーを設置し、その間隙にアンダーフィル層を形成する。

新規性従来は通過孔を通じてアンダーフィル材を注入することで間隙を埋める方法を使用。本発明では、インターポーザーと下部パッケージの間にアンダーフィル層を形成する。

クレーム範囲[原文] 1. A method of fabricating a semiconductor package, the method comprising: mounting a plurality of lower semiconductor chips on a substrate; forming a lower molding member that covers a lateral surface of each of the plurality of lower semiconductor chips; mounting an interposer on each of the plura

重要度の理由半導体パッケージ、インターポーザー、通過孔

US12046530B2 ★★☆ 全文

Thermal bridge interposer structure

QUALCOMM INC 2024-07-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か熱橋インターポーザ構造を用いた半導体装置とその製造方法

解決手段ダイと基板間の熱伝導性インターフェースとして、熱橋インターポーザ（THBI）構造を使用し、ダイの一部を基板に直接接続することで効率的な熱放散を実現。

新規性従来はダイと基板間の接合部で熱伝導が不十分だった。本発明ではTHBI構造を用いることで、ダイの一部を基板に直接接続し、効率的な熱放散を実現。

クレーム範囲[原文] 1. An apparatus comprising a semiconductor device, wherein the apparatus comprises: a die; a thermally conductive interface comprising a thermal bridge interposer (THBI) structure, wherein the THBI structure comprises a ceramic layer and a plurality of conductive through-vias disposed through the ce

重要度の理由半導体装置, 熱橋インターポーザ, 複数の導電性貫通ビア

US11901300B2 ★★☆ 全文

Universal interposer for a semiconductor package

XILINX INC 2024-02-13 Interposer/Pkg

主担当: 設計設計

何の発明かインタポーザの設計

解決手段異なるICデバイスに対応する複数のスロットと、それぞれに異なる接合ピン配置を有するインタポーザを提供。

新規性従来は単一の接合ピン配置。本発明では異なるICデバイス用の多様な接合ピン配置を実現。

クレーム範囲[原文] 1. An interposer for an integrated circuit (IC) device, comprising: a body having a first surface and a second surface opposite the first surface; a first region formed on a first side of the body along a first edge of the body, the first region having a plurality of first slots, each first slot hav

重要度の理由インタポーザ、異なる接合ピン配置

US11688642B2 ★★☆ 全文

Localized stress regions for three-dimension chiplet formation

TOKYO ELECTRON LTD 2023-06-27 Interposer/Pkg

主担当: CMP CMPMetal成膜Litho

何の発明かチップレット形成方法

課題従来の2D半導体製造ではスケーリングが難しくなっており、3Dチップレットの実現が必要。

解決手段第一半導体構造の一方にストレスフィルムを形成し、切刻してチップレットを作り、それを第二半導体構造に接合する。

新規性従来は単純な平面構造。本発明ではストレスフィルムを使用して3D化されたチップレットを形成する。

クレーム範囲第一半導体構造の一方にストレスフィルムを形成し、切刻してチップレットを作り、それを第二半導体構造に接合する方法。

US12230578B2 ★★☆ 全文

Semiconductor chiplet device

GLOBAL UNICHIP CORP 2025-02-18 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットデバイスにおけるデータ伝送構造

解決手段異なるダイが互いに接続され、データを伝送するためのインターポーザ層とパッケージ基板を使用し、デカップリングコンデンサを配置することで信号品質を向上させている。

新規性従来は単一のダイのみで構成されていたが、本発明では異なる2つのダイをインターポーザ層とパッケージ基板を使用して接続し、デカップリングコンデンサを配置することで信号品質を改善している。

クレーム範囲[原文] 1. A semiconductor chiplet device, comprising: a first die comprising a first interface, wherein the first interface has a plurality of first power nodes; a second die comprising a second interface, wherein the second interface has a plurality of second power nodes; an interposer layer comprising a

重要度の理由チップレット, データ伝送, インターポーザ層, パッケージ基板

US11217503B2 ★★☆ 全文

Semiconductor package having logic semiconductor chip and memory packages on interposer

SAMSUNG ELECTRONICS CO LTD 2022-01-04 Interposer/Pkg

主担当: 設計設計

何の発明かインタposer上にロジックチップとメモリーパッケージを配置した半導体パッケージ

解決手段インタposerの下表面にロジックチップ、上表面にメモリーパッケージを直接接続して配置し、熱伝導ユニットを設けた。

新規性従来は単一のチップのみを使用。本発明ではインタposer上に複数のロジックチップとメモリーパッケージを配置した。

クレーム範囲[原文] 1. A semiconductor package, comprising: a substrate; an interposer disposed on the substrate, the interposer comprising a first surface facing the substrate and a second surface facing away from the substrate; a first logic semiconductor chip disposed on the first surface of the interposer, the firs

US11121067B2 ★★☆ 全文

Interposer and electronic device including the same

SAMSUNG ELECTRONICS CO LTD 2021-09-14 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスにおけるインターポーザーとその構造

解決手段複数の基板間で十分な電気経路を提供するために、周囲に空間を部分的に囲むように配置された複数のインターポーザーを使用する。

新規性従来は単純な接続構造。本発明では、各インターポーザーが複数の層から成り、そのうち少なくとも1つの層には第一方向に延びる導電パターンが含まれている。

クレーム範囲[原文] 1. An electronic device, comprising: a housing; a first substrate disposed in the housing and configured to face a first direction, wherein the first substrate comprises a first interconnection; a second substrate located in the first direction from the first substrate, wherein the second substrate

重要度の理由電子デバイス、基板、インターポーザー

US11049834B2 ★★☆ 全文

Hybrid bonding using dummy bonding contacts

YANGTZE MEMORY TECH CO LTD 2021-06-29 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dメモリデバイスのハイブリッドボンディング構造とその製造方法

課題平面半導体デバイスの微細化に伴うプロセス技術や fabrication 技術の限界とコスト問題を解決する。

解決手段機能的なボンディング接触とダミーのボンディング接触を使用したハイブリッドボンディングにより、異なるウェーフまたはダイ間の垂直接続を実現し、高密度インターリッキングを達成。

新規性従来は単一のボンディング接触のみを使用。本発明では機能的なボンディング接触とダミーのボンディング接触を組み合わせることで、異なる微細度の接続を可能にした。

クレーム範囲第一半導体構造と第二半導体構造間のハイブリッドボンディングにより形成された3Dメモリデバイス。機能的なボンディング接触とダミーのボンディング接触を組み合わせることで、異なる微細度の接続を実現。

US11037906B2 ★★☆ 全文

3D IC package with RDL interposer and related method

GLOBALFOUNDRIES US INC 2021-06-15 Interposer/Pkg

主担当: Bonding BondingMetalLitho

何の発明か3D ICパッケージの形成方法とその構造

課題薄いワaffer上のTSV接続による Wiring 局所化とワafferの湾曲が高解像度露光画像を妨げている。

解決手段RDLリドセラーマークを介したハイブリッドボンディングにより、底面ワafferのTSV接続からトップダイの微小支柱配列への電気的接続を実現。

新規性従来は8〜10μmの線間距離で制限されていた Wiring を15μmの TS Vergに拡張。さらに、底面ワafferとトップダイとの間の RDL リドセラーマークを介した接続により、高密度な 3D ICパッケージ化が可能となった。

クレーム範囲底面ワafferとトップダイ間にRDLリドセラーマークを設け、その両端にUBMを形成し、TSV接続と微小支柱配列との間で電気的接続を行う3D ICパッケージ。

US11658172B2 ★★☆ 全文

Hybrid bonding with through substrate via (TSV)

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-05-23 Interposer/Pkg

主担当: 成膜成膜Litho

何の発明か半導体デバイス構造におけるハイブリッド接合とTSV

課題従来の2Dパッケージングでは、積層ダイの間での電気的接続が困難であり、さらに小型化や高密度化に制約がある。

解決手段異なる基板間にポリマー層を介して接合し、その上にTSVを形成することで、積層ダイ間の直接的な電気的接続を実現する。

新規性従来は単一基板内で構築された半導体デバイス。本発明では異なる基板間にポリマー層を介してTSVを形成することで、積層ダイ間の直接的な接続が可能となる。

クレーム範囲独立特許請求の範囲1は、異なる基板間で形成されたポリマー層とその上に形成されたTSVを含む半導体デバイス構造を保護する。

重要度の理由ハイブリッドボンディング, TSV

US11462503B2 ★★☆ 全文

Hybrid bonding using dummy bonding contacts

YANGTZE MEMORY TECH CO LTD 2022-10-04 Interposer/Pkg

主担当: Bonding Bonding

何の発明か3Dメモリデバイスのハイブリッドボンディング方法

課題平面的な半導体デバイスの微細化に伴うプロセス技術と製造技術の限界問題

解決手段機能的なボンディングコンタクトとダミーのボンディングコンタクトを用いたハイブリッドボンディングにより、垂直方向での互い接続を実現。

新規性従来は全てのボンディングコンタクトが互いに接続されていた。本発明では一部のボンディングコンタクトが互いに接続され、他のボンディングコンタクトは互いに接続されていない。

クレーム範囲異なる基板上の互いに接続された複数のボンディングコンタクトと、一部は互いに接続され、他部は互いに接続されていないダミーのボンディングコンタクトを用いた3Dデバイス形成方法。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句

US12482764B2 ★★☆ 全文

Semiconductor package including power plane connecting power terminal of passive device unit and dummy bump of interposer

SAMSUNG ELECTRONICS CO LTD 2025-11-25 Interposer/Pkg

主担当: 設計設計

何の発明かパッケージング構造を改善するための半導体パッケージ

解決手段パッケージベースサブstrate上に配置された潜在プレーンが、ダミーバンプと無作為装置ユニットの電源ターミナルを接続することで、電源インダクタンスを低減し、電力整合性を向上させる。

新規性従来はパッケージベースサブstrate上に配置された無作為装置ユニットとインターポーザとの間で直接的な接続が行われていた。本発明では、ダミーバンプと潜在プレーンの導入により、電源インダクタンスを低減し、電力整合性を向上させている。

クレーム範囲[原文] 1. A semiconductor package comprising: a package base substrate including a potential plate; an interposer arranged on the package base substrate and comprising at least one interposer through electrode, at least one first connection bump, and at least one second connection bump; a first stacked chi

重要度の理由半導体パッケージ、電源インダクタンス低減、無作為装置ユニット

US12494468B2 ★★☆ 全文

3D system and wafer reconstitution with mid-layer interposer

APPLE INC 2025-12-09 Interposer/Pkg

主担当: Bonding Bonding熱処理

何の発明か3Dシステムとワaffer再構成方法

課題電子デバイス向けにより多くの機能を小型化するための多チップパッケージ解法の探索。

解決手段ミドルレイヤーインターポーザを使用し、ダイをディエクトラ-ディエクトラ接合とメタル-メタル接合で接続する3Dシステムの構築。

新規性従来は単一技術ノードでのワafferまたはチップ接合。本発明では異なる技術ノードを持つ複数のトップワafferを同じボトムワafferに統合可能。

クレーム範囲ミドルレイヤーインターポーザ、その下のパッケージレベルと上部のパッケージレベル（それぞれダイ接続方法が異なる）、および垂直方向のインターコネクトを含む3Dシステム。

US20260005017A1 ★☆☆ 全文

基板上にドープされた高誘電率層を形成する方法

ASM 2026-01-01 Ferroelectric

主担当: Metal Metal成膜熱処理

何の発明かドープされたHZO層を形成する方法

課題HZO薄膜の漏電問題とPDAプロセスの制御難しさ

解決手段サイクルプロセスによるドープ濃度勾配形成とナノラミネート構造の作成

新規性従来は一回性的なHf/Zr/O供給。本発明ではサイクルプロセスによりドープ濃度を制御。

クレーム範囲substrate上にドープされたhafnium zirconium oxide (HZO)層のdopant濃度勾配を循環プロセスにより形成する方法が含まれ、この循環プロセスは以下の手順から構成される：substrateを反応室に提供し、a) 一つまたは複数のhafnium precursorを反応室にパルス注入する。

重要度の理由HZO, 循環プロセス

US20260068125A1 ★☆☆ 全文

絶縁パターンを有する半導体装置

Samsung 2026-03-05 Other

主担当: 熱処理熱処理

何の発明か半導体装置の構造を説明

課題高集積化とそれに伴う微細なパターン形成における絶縁パターンの設計

解決手段バックゲート構造とワードライン構造との間に異なる水平幅を持つ第1・第2絶縁パターンを配置し、活性パターンとの接触を確保。

新規性従来は単一の水平幅の絶縁パターンを使用。本発明では異なる水平幅を持つ絶縁パターンを使用することで微細なパターン形成が可能となった。

クレーム範囲[原文] 1. A semiconductor device comprising: a bitline; a back gate pattern disposed on the bitline, and including a back gate electrode and a back gate dielectric layer covering a side surface and a lower surface of the back gate electrode; a word line pattern disposed on the bitline and including a word

重要度の理由背景技術と独立クレームに登場する語句を使用

US20260096111A1 ★☆☆ 全文

コンデンサ、メモリデバイス、およびそれらの製造方法

Samsung 2026-04-02 Ferroelectric

主担当: 設計設計

何の発明かコンデンサとメモリデバイスの製造方法

課題DRAM装置におけるコンデンサの高集積化に伴う残留分極 (P r )特性の劣化

解決手段下部界面層を含むコンデンサの構造により、特定範囲以下の強誘電体層の厚さでも P r 特性が改善される。

新規性従来は一般的なコンデンサ。本発明では、特定の原子比の酸化物を含む下部界面層を用いることで、強誘電体層の薄い状態でも残留分極の特性が維持できる。

クレーム範囲capacitorは、下電極、上電極、フェロエレクトリックを含む介電層（下電極と上電極を絶縁）、および下電極と介電層間にある下界面層から成る。

重要度の理由強誘電体, コンデンサ, 残留分極

US20250275152A1 ★☆☆ 全文

疲労に強い強誘電体コンデンサ、強誘電体記憶回路、および強誘電体メモリ

University Of Science And Technology Of 2025-08-28 Ferroelectric

主担当: Dryエッチ Dryエッチ成膜Litho

何の発明か疲労に強い強誘電体コンデンサを提供する。

課題HZO基板の強誘電体コンデンサは、高抗電界により信頼性が低下し、商業化が制限される。

解決手段非結晶保護層を導入して疲労耐性を強化し、漏電流を低減する。

新規性従来はAl₂O₃カapping 層を使用していたが、本発明では特定の元素をドープした非結晶保護層を使用することで信頼性と製造プロセスを改善している。

クレーム範囲HZO基板の強誘電体コンデンサは、非結晶保護層と強誘電体誘電体層から構成され、これらにより疲労耐性が向上し、漏電流が低減される。

重要度の理由HZO, 強誘電体, ALD

US20260096113A1 ★☆☆ 全文

コンデンサの構造、メモリデバイス、およびその製造方法

Samsung 2026-04-02 Ferroelectric

主担当: 設計設計

何の発明かコンデンサ構造とメモリデバイスの製造方法

課題高濃度の缺陷が導電層と誘電層の境界で漏電を引き起こし、金属酸化物層による容量低下がある。

解決手段下部電極に導体の第1材料（窒素含む）と絶縁体の第2材料（窒素含む）を使用し、支持部と誘電層の境界にも同様の材料を配置することで漏電と容量低下を軽減。

新規性従来は単純な金属-酸化物-金属構造。本発明では導体と絶縁体の両方の窒素含む材料を使用し、界面での問題を解決。

クレーム範囲下電極（第一下電極と第二下電極から構成）、上電極、下電極と接触する支持体、下電極と上電極間に配置された絶縁層を有する capacitor構造。

重要度の理由金属-酸化物-金属構造、導体と絶縁体の窒素含む材料

US20250273458A1 ★☆☆ 全文

ハフニウムジルコニウム酸化物層および金属酸化物層を含む半導体構造を形成する方法、および関連する構造、ならびにシステム

ASM 2025-08-28 Ferroelectric

主担当: 成膜成膜熱処理

何の発明かハフニウムジルコニウム酸化物層を形成する方法とその構造

課題従来の半導体構造では、高電介質材料による大容量化や金属酸化物層との直接接触が難しかった。

解決手段ハフニウムとジルコニウムの前駆体を周期的に堆積し、オキシデンテーションとドパント添加を行うことで、高電介質特性を持つHZO層を形成する。

新規性従来は単一の金属酸化物を使用。本発明ではハフニウムとジルコニウムの混合前駆体を使用し、より高い電介質特性と直接接触を可能にした。

クレーム範囲半導体構造形成方法は、以下の手順を含む：(a) サブストレートを反応室に提供し、(b) 1回以上のサイクルを実行し、1つのサイクルにはハフニウム前駆体パルスが含まれ、サブストレートの至少一部が1つ以上の中から一つまたは複数のハフニウム前駆体に接触する。

重要度の理由hzog_zr_酸化物, ALD, semiconductor_構造

US20250393201A1 ★☆☆ 全文

アクティブパターンを含む半導体デバイス

Samsung 2025-12-25 Other

主担当: 設計設計

何の発明かアクティブパターンを含む半導体デバイスの構造提供

課題高性能、高速化、多機能化が求められる半導体デバイスの製造において、細かいパターンの実装が必要である。

解決手段ビットライン構造上にバックゲート構造とワードライン構造を配置し、その間の垂直方向にアクティブパターンを設ける。さらに、上部キャッピング層にシームを設けている。

新規性従来は細かいパターンの実装が難しかったが、本発明ではバックゲート構造とワードライン構造の間の垂直方向にアクティブパターンを配置し、上部キャッピング層にシームを設けることで解決している。

クレーム範囲半導体装置には、ビットライン構造とし、このビットライン構造上に第1水平方向に延びるバックゲート構造があり、このバックゲート構造にはバックゲート電極とその上に配置された上部カピング層が含まれ、さらにword line structureが配置されている。

重要度の理由アクティブパターン, バックゲート構造, ウォードライン構造, 上部キャッピング層

US20260075835A1 ★☆☆ 全文

強誘電体を含む電子デバイスおよびその製造方法

Samsung 2026-03-12 Ferroelectric

主担当: 熱処理熱処理

何の発明か電子デバイスとその製造方法

解決手段斜方晶系の結晶構造を持つ強誘電体層を用いることで、高機能な電子デバイスを実現。

新規性従来はHfとZrを含む金属酸化物を使用。本発明ではさらにCoまたはNbも含む金属酸化物を使用することで、より高性能な電子デバイスを製造可能にした。

クレーム範囲電子デバイスには、下電極、上電極、およびこれらを隔てる鉱物相の正交晶質構造を持つヘフチウムとゼリウムを含む金属酸化物を含むフェロエレクトリック層が含まれる。

重要度の理由斜方晶系の結晶構造と特定の金属酸化物

US20250220979A1 ★☆☆ 全文

半導体デバイス

Samsung 2025-07-03 Ferroelectric

主担当: 設計設計

何の発明か半導体デバイスの構造を提案

解決手段オイクリフ相の斜方晶系結晶構造を持つ強誘電層を使用し、その中で特定のイオン半径が大きいドーピングを行うことで、高い極化値と低い極化切換エネルギー障壁を実現。

新規性従来は一般的な強誘電体を使用。本発明ではオイクリフ相の斜方晶系結晶構造を持つ強誘電体に特定のドープ要素を導入することで、極化値と切換エネルギー障壁を改善。

クレーム範囲半導体層と電極を電気的に隔離する歪磁性層（正方晶構造のoIV相）を持つ半導体装置。

重要度の理由強誘電体, oIV phase, Pmn21, dopant

US20250203876A1 ★☆☆ 全文

強誘電体多層デバイスの製造方法

Commissariat A L'Energie Atomique Et Aux 2025-06-19 Ferroelectric

主担当: 熱処理熱処理

何の発明か強誘電体多層デバイスの製造方法

課題超微細な強誘電体デバイスの製造におけるスケーラビリティとCMOS技術との互換性の問題。

解決手段特定の化合物からなる層Aと層Bを交互に配置し、ALD法で薄膜を形成してからアンネリングする工程により、超薄型デバイスを製造する。

新規性従来は複数の工程が必要だったが、本発明では上部電極の除去と選択的エッチングを行うことで簡略化されている。

クレーム範囲特定の化合物からなる層AとBを交互に配置し、ALD法で薄膜を形成してアンネリングする工程により、超薄型デバイスを製造する方法。

US20250203952A1 ★☆☆ 全文

強誘電体デバイス

imec 2025-06-19 Ferroelectric

主担当: 設計設計

何の発明か強誘電体デバイスの構造とその形成方法

課題HZO膜中の多結晶相により、FeRAMやFeFETの信頼性が低下する問題。

解決手段HZO層に酸化還元活性金属カチオンをドープし、金属酸化物層との物理的接触により斜方晶相を形成。さらに金属酸化物層の還元処理で斜方晶相を増加させる。

新規性従来はHZO膜中の多結晶相を減少させる方法が提案されていなかったが、本発明では酸化還元対を利用することで斜方晶相を増加させることに成功した。

クレーム範囲铪锆氧化物層（還元活性金属阳离子掺杂且为正交晶相）と、該铪锆氧化物層と物理的に接触する還元活性金属阳离子の酸化物を含む金属氧化物層から成るferroelectricデバイス。

重要度の理由HZO, 強誘電体, redox pair

US20250194221A1 ★☆☆ 全文

電気機器の性能向上のための遷移金属二カルコゲニド中間層

Versum Materials Us, Llc 2025-06-12 Other

主担当: 成膜成膜熱処理Litho

何の発明か遷移金属二カルコゲニドを含むインターフェース層を有するコンデンサ

課題半導体デバイスにおける漏電と容量のトレードオフ問題

解決手段遷移金属二カルコゲニドを含むインターフェース層を使用し、容量を向上させつつ漏電を抑制。

新規性従来は高k誘電体を使用して容量を増加させるが、本発明では遷移金属二カルコゲニドを用いることでさらなる容量の向上と漏電の抑制を達成。

クレーム範囲capacitorは、第1電極、第2電極、第1電極と第2電極間に配置されたダイオキサイド化遷移金属を含むインターフェース層が介在するダイエリクト層を備えたものである。

重要度の理由高k誘電体, 迁移金属二カルコゲニド, 原子層堆積法

US20250380424A1 ★☆☆ 全文

横方向に集積されたアクセストランジスタを備えた3次元メモリデバイスおよびその製造方法

SanDisk 2025-12-11 Other

主担当: Litho Litho

何の発明か3次元メモリデバイスとその製造方法を提供する。

課題NANDメモリデバイスでは、層数が増えるにつれて垂直チャネルの長さが増加し、メモリ遅延も高まること。

解決手段3次元配列の単位セルを構成するアクセスFETとメモリFETを提供。それぞれに異なるゲート電極とゲート誘電体を使用して、垂直方向に交替配置された材料レールから形成されるチャネルを持つ。

新規性従来は単一のゲート電極とゲート誘電体を使用していたが、本発明では異なるゲート電極とゲート誘電体を用いてアクセスFETとメモリFETを形成する。

クレーム範囲3次元配列の単位セルを含むデバイス構造。各単位セルには、水平方向に延びる半導体チャネルを持つアクセスFETと、メモリダイエルキシブルトランジスタが含まれる。

重要度の理由NAND_memory_devices, vertically_extending_channels, memory_latency

US20250294720A1 ★☆☆ 全文

半導体デバイス

Samsung 2025-09-18 Other

主担当: 設計設計

何の発明かビットラインとチャネル構造を接続するための半導体デバイス

課題高集積化に伴う細かいパターン実装が必要な問題。

解決手段ビットラインとチャネル構造間の接触面積を増加させることでオン電流を向上させる。

新規性従来は単純な接続構造。本発明では、中間絶縁層とビットラインの側面に沿って下部チャネル構造を形成することで接触面積を増加させている。

クレーム範囲半導体装置において、第一水平方向に延伸するビットラインと、少なくとも一方の側面に配置され第一水平方向に延伸する中間絶縁層があり、該中間絶縁層は少なくとも一部の側面部分と接触している。

US20260107483A1 ★☆☆ 全文

半導体デバイスおよびその製造方法

TSMC 2026-04-16 Ferroelectric

主担当: 成膜成膜熱処理Litho

何の発明か強誘電体層を形成する方法

課題最小フィーチャーサイズの縮小に伴う問題に対処すること。

解決手段複数回のデポジションサイクルを行い、第1と第2の金属含有前駆体を使用して強誘電体層を形成する方法。

新規性従来は単一の金属含有前駆体のみを使用していたが、本発明では異なる金属含有前駆体を複数回使用することで強誘電体層を形成している。

クレーム範囲半導体デバイスの形成方法として、下電極を基板に形成し、その上にフェロエレクトリック層を形成するための一連の沉积工序を1回以上繰り返す工程を含む。

US20250185253A1 ★☆☆ 全文

強誘電体デバイスの形成方法

TEL 2025-06-05 Ferroelectric

主担当: 設計設計

何の発明か強誘電体デバイスの形成方法

課題従来の誘電体は電気的なポーラリゼーションを持たないが、強誘電体は電場がない場合でもポーラリゼーションを持つため、非揮発性メモリやトランジスタなどの新しいデバイスを実現する。

解決手段タングステンを使用した二重電極と、その間に配置された強誘電体層と非強誘電体層を用いた構造で、従来の誘電体から強誘電体への変更により新しいデバイスを形成する。

新規性従来は一般的な誘電体を使用していたが、本発明ではタングステンと強誘電体を使用することで非揮発性メモリやトランジスタなどの新しいデバイスを実現した。

クレーム範囲半導体製造方法において、サブストリート上に第1電極材料層を形成し、その上にフェロエレクトリック材料層を形成し、さらにその上に第1非フェロエレクトリック材料層を形成する工程が含まれる。

重要度の理由強誘電体, 電極

US20250101579A1 ★☆☆ 全文

基板上にドープされたハフニウムジルコニウム酸化物層を形成する方法

ASM 2025-03-27 Ferroelectric

主担当: Metal Metal成膜熱処理

何の発明か基板上にドープされたHZO層を形成する方法

課題従来のコンデンサでは、高い電介質特性と大表面積が必要であり、これらの要件を満たす材料が限られている。

解決手段ハフニウムとジルコニウムの前駆体を反復的に導入し、酸素とドープ元素を加えることで、基板上にドープされたHZO層を形成する。

新規性従来は単一の前駆体を使用。本発明ではハフニウムとジルコニウムの前駆体を反復的に導入し、ドープ元素を加えることで、より柔軟な構造を作成できる。

クレーム範囲Sousメソッドは、基板上にドープされたヘフニウムジルコニウム酸化物（HZO）層を形成する方法で、このメソッドには以下の手順が含まれる：1) 反応室に基板を提供する；2) 1回以上のサイクルを実行する。1つのサイクルは、至少基板の一部が照射されるヘフニウム前駆体パルスを含む。

重要度の理由基板上にドープされたHZO層の形成方法

US20260073951A1 ★☆☆ 全文

メモリとアクセストランジスタを統合した不揮発性メモリアレイおよびその製造方法

SanDisk 2026-03-12 Other

主担当: 設計設計

何の発明か不揮発性メモリアレイとその製造方法

課題NANDメモリデバイスでは、層数が増えるにつれて垂直チャネルの長さが増加し、メモリ遅延も高まること。

解決手段ベース半導体レール構造と下部ビット線を用いた2次元配列、さらに上部半導体ピラーとゲート電極ラインを配置することで、垂直チャネルの短縮とメモリ遅延の改善を達成。

新規性従来は単一の垂直チャネルを持つNANDメモリ。本発明では2次元配列の半導体ピラーとゲート電極ラインを使用し、垂直チャネルの短縮とメモリ遅延の改善を実現。

クレーム範囲ベース半導体レール構造と下部ビット線、2次元配列の半導体ピラーとゲート電極ライン、さらに上部半導体ピラーとゲート電極ラインを含む不揮発性メモリアレイ。

US20250380423A1 ★☆☆ 全文

横方向に集積されたアクセストランジスタを備えた3次元メモリデバイスおよびその製造方法

SanDisk 2025-12-11 Ferroelectric

主担当: Litho Litho

何の発明か3次元メモリデバイスとその製造方法

課題NANDメモリデバイスでは、層数が増えるにつれて垂直チャネルの長さが増加し、メモリ遅延も高まること。

解決手段水平方向に延びる半導体チャネルを含む3次元アレイと、その間にあるアクセス電界効果トランジスタとメモリ電界効果トランジスタを配置すること。さらに、ゲートダイレクトとゲートエレクトロードを patterning してワードラインを作成する。

新規性従来は垂直方向に延びるチャネルを使用していたが、本発明では水平方向に延びる半導体チャネルを使用することで、レイアウトの柔軟性とメモリ密度を向上させた。

クレーム範囲3D配列の単元セルから成るデバイス構造において、各単元セルは以下の構造を有するアクセスフィールドエフェクトトランジスタとメモリフィールドエフェクトトランジスタからなる。

重要度の理由NANDメモリデバイス、垂直チャネル、ゲートダイレクト、ワードライン

US20250380426A1 ★☆☆ 全文

横方向に集積されたアクセストランジスタを備えた3次元メモリデバイスおよびその製造方法

SanDisk 2025-12-11 Ferroelectric

主担当: Litho Litho

何の発明か3次元メモリデバイスとその製造方法

課題NANDメモリデバイスでは、層数が増えるにつれて垂直チャネルの長さが増加し、メモリ遅延も高まること。

解決手段水平方向に延びる半導体レールを3次元アレイで配置し、その間にアクセス電界効果トランジスタとストレージデバイスを配置する方法。

新規性従来は垂直方向のチャネルを使用していたが、本発明では水平方向に延びる半導体チャネルを使用することで、メモリ遅延の改善が可能となった。

クレーム範囲3D配列の単元セルから成るデバイス構造において、各単元セルは垂直方向に配置された垂直堆積体を含むアクセスフィールドエフェクトトランジスタを有する。

US20250140551A1 ★☆☆ 全文

凹部にメモリデバイスを形成する方法

TEL 2025-05-01 Ferroelectric

主担当: 成膜成膜熱処理

何の発明かメモリデバイスを凹部に形成する方法

課題従来の3D構造での薄膜堆積中に再結晶化が起こり、非晶質状態を維持することが難しかった。

解決手段異なる温度で原子層堆積プロセスを使用して、非晶質遷移金属酸化物層と電極層を形成し、メモリ層スタックを作成する。

新規性従来は一連の工程で再結晶化が起こりやすい状態に陥る可能性があった。本発明では異なる温度で堆積することで非晶質状態を維持し、メモリ層スタックを作成する。

クレーム範囲基板上の凹部に第1電極層を第1原子層 depositionプロセスで形成し、その後、第1電極層上に非晶質遷移金属酸化物層を第2atomic layer depositionプロセスで形成するメモリデバイスの製造方法。

重要度の理由非晶質遷移金属酸化物層と異なる温度での堆積プロセス

US20260059763A1 ★☆☆ 全文

強誘電体デバイス電極を形成するシステムおよび低温方法

TEL 2026-02-26 Ferroelectric

主担当: Litho Litho

何の発明か電子デバイスの電極形成方法

課題従来の非揮発性メモリでは、強誘電体や反誘電体を用いて非揮発的なポーラ化状態を保持するための低温プロセスが必要。

解決手段低温条件下で第2の金属を堆積して電極層を作成し、それらをパターン化することで、非揮発性メモリの構築に必要なポーラ化状態を実現。

新規性従来は常温または高温条件での堆積が一般的だった。本発明では低温条件下で堆積することで、誘電体や反誘電体の特性を利用した非揮発性メモリの形成が可能となった。

クレーム範囲電子デバイスの形成方法において、まず基板上に第1金属電極層を形成し、その上に電気的に有序な材料層を形成し、さらに第2の金属を堆積する工程を含む。

重要度の理由強誘電体, 電極, cryogenic conditions

US20260052699A1 ★☆☆ 全文

金属酸化物を用いた強誘電体デバイスおよびその形成方法

TEL 2026-02-19 Ferroelectric

主担当: 設計設計

何の発明か強誘電体デバイスおよびその形成方法

課題従来の誘電体では非揮発性メモリの構築が難しかったが、強誘電体を使用することでこの問題を解決する。

解決手段第1ラインに強誘電体層と金属電極を配置し、第2ラインには金属酸化物と金属を配置することで、非揮発性メモリの構築が可能となる。

新規性従来は一般的な誘電体を使用していたが、本発明では強誘電体と金属酸化物・金属を使用することで、高いパフォーマンスを実現している。

クレーム範囲電子デバイスの形成方法において、まず基板上に第1方向に配向した第1線を形成し、その第1線には第1金属電極上にフェロelectric材料層が堆積されている。次に、この第1线上方に第2線を形成する方法。

重要度の理由強誘電体, metal_酸化物, FeRAM

US20250159898A1 ★☆☆ 全文

半導体メモリデバイス

Samsung 2025-05-15 Other

主担当: 設計設計

何の発明か3Dメモリデバイスの構築

課題従来の2次元配置ではデータ容量を増やすことが難しくなっている。

解決手段垂直方向に積層された半導体パターンと、その間のワードラインやビットラインを用いた3Dメモリ構造。さらに、異なる2つの積層構造を使用して更なる密度向上。

新規性従来は単一の積層構造のみ。本発明では複数の積層構造とワードラインを用いてデータ容量を増加させている。

クレーム範囲半導体メモリ装置であって、基板と、基板の上表面に対して垂直方向に積層された半導体パターンを積層した積層構造と、これらの半導体パターンの第1側面と接触し第1方向に延伸するビット線とのを含むもの。

US20250316310A1 ★☆☆ 全文

メモリセル

TSMC 2025-10-09 Ferroelectric

主担当: 設計設計

何の発明かメモリセルの構造と動作方法

課題従来のメモリセルでは、高度な機能密度と小型化に伴う製造プロセスの複雑性が増大している。

解決手段本発明は、異なる電圧スイープ操作により異なる分極を示す可変抵抗膜を使用し、メモリセルの多様な記憶機能を実現する。

新規性従来は単一の電圧スイープ操作で固定の分極しか示さなかった。本発明では異なる電圧スイープ操作により異なる分極を示す可変抵抗膜を使用している。

クレーム範囲半導体メモリセルにおいて、基板上に配置された底部電極、その上に配置された変化抵抗膜、そして該変化抵抗膜上に配置された顶部電極を有し、さらに該変化抵抗膜は第一の电压スイープ操作に対して第一のポーラライゼーションを示す。

重要度の理由メモリセル、可変抵抗膜、電圧スイープ操作

US20260032917A1 ★☆☆ 全文

金属酸化物側壁スペーサを用いた強誘電体デバイスの形成方法

TEL 2026-01-29 Ferroelectric

主担当: 設計設計

何の発明か強誘電体デバイスの形成方法

課題従来の誘電体材料では非揮発性メモリの実装が困難だった問題を解決する。

解決手段金属酸化物側壁スペーサを使用して、強誘電体層の特定部分を露出させ、第2の電極を堆積することで、非揮発性メモリデバイスを作成する。

新規性従来は一般的な誘電体材料を使用していたが、本発明では金属酸化物側壁スペーサと強誘電体層の組み合わせを用いる。

クレーム範囲電子デバイスの形成方法において、基板に配置した第1電極層、その上に配置したferroelectric材料層、さらにその上に配置した硬マスク層から成るパターン化堆積物を形成する工程が含まれる。

重要度の理由強誘電体, 電極

US20250188607A1 ★☆☆ 全文

薄膜の製造方法

Samsung 2025-06-12 Ferroelectric

主担当: 成膜成膜

何の発明か薄膜を製造する方法

課題従来のALDプロセスでは、特定の材料（強誘電体や反強誘電体）の層間での安定な構築が困難であった。

解決手段異なる前駆体を使用して原子層堆積を行い、第2の層に第1の中心イオンを含む格子内の置換或いは间隙离子としての第2の中心イオンを導入することで、安定な強誘電体や反強誘電体層の形成が可能となった。

新規性従来は単一の前駆体を使用してALDを行い、新しい発明では異なる前駆体を用いて置換或いは间隙离子としての中心イオンを導入することで、より安定な薄膜層の形成が可能となった。

クレーム範囲薄膜製造方法において、サブstrateを提供する操作と、第1サイクル（第1前駆体を使用した原子層 deposition（ALD）プロセスでsubstrate上に第1原子層を形成する操作が含まれる方法と、第2サイクルの組み合わせ。

US20260013140A1 ★☆☆ 全文

メモリセルの配置および方法

FMC (Ferroelectric Memory GmbH) 2026-01-08 Ferroelectric

主担当: 成膜成膜

何の発明かメモリセルの配置とその方法

課題従来のメモリセルは、非揮発性データ保存が必要な場合に信頼性や耐久性を確保しつつ、高密度化が難しい問題があった。

解決手段本発明では、ハフニウムジルコニウム酸化物を使用したメモリ要素と、ALD層による電極構造を用いることで、信頼性と耐久性を向上させつつ高密度化を実現している。

新規性従来は一般的な金属または金属窒化物の電極に、導電性の金属酸化物や金属酸窒化物のALD層を使用してメモリコンデンサを作成。本発明では、特定の材料とプロセスを組み合わせることで、より高度な性能を達成している。

クレーム範囲本発明は、ハフニウムジルコニウム酸化物を使用したメモリ要素と、ALD層による電極構造を持つメモリセルの配置方法を保護する。

重要度の理由ハフニウムジルコニウム酸化物, ALD, FeRAM

US20260013141A1 ★☆☆ 全文

メモリセルおよびメモリコンデンサの製造方法

FMC (Ferroelectric Memory GmbH) 2026-01-08 Ferroelectric

主担当: 成膜成膜

何の発明かメモリセルとその製造方法

課題従来のメモリセルでは、非揮発性記憶機能を実現するための適切な材料や構造が不足していた。

解決手段本発明は、酸化ジルコニウムと酸化ハフニウムジルコニウムの交替層を使用したメモリセルを提案し、その製造方法も示している。

新規性従来は単一の材料を使用していたが、本発明では酸化ジルコニウムと酸化ハフニウムジルコニウムの交替層を使用することで、より効率的な非揮発性記憶機能を実現している。

クレーム範囲記憶セルは、第1電極、第2電極、およびこれら間に配置された記憶要素から成り、第1電極、第2電極、および記憶要素が記憶コンデンサを形成し、また記憶要素には自己発生性の特性がある。

US20240347397A1 ★☆☆ 全文

反復的な多層スタック開発によるメモリデバイスの製造方法

Kepler Computing 2024-10-17 Ferroelectric

主担当: 設計設計

何の発明かメモリデバイスの製造方法

課題多層スタックにフェロエレクトリック材料を含むメモリデバイスの製造が困難。

解決手段反復的な多層スタック開発プロセスを使用して、化学組成と電気特性の測定を行い、必要に応じて多層スタックの構成を修正する。

新規性従来は一回性的な製造プロセスが主流だったが、本発明では反復的なプロセスを使用し、測定結果に基づいて構成を最適化できる。

クレーム範囲多層堆積物（ferroelectric材料を含む）の受領、その堆積物の蚀刻によるメモリデバイスの形成、そしてメモリデバイスの組成と電気特性測定を行う方法。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場

US20250024685A1 ★☆☆ 全文

チャネルオールアラウンド強誘電体メモリトランジスタの3次元NORメモリストリングのメモリ構造およびその製造方法

Sunrise Memory 2025-01-16 Ferroelectric

主担当: 設計設計

何の発明かチャネルオールアラウンド強誘電体メモリトランジスタを用いた3次元NORメモリストリングの構造と製法

課題従来の3次元NORメモリストリングでは、高密度化や大容量化が難しかった。

解決手段多層フィルムスタックにローカルワードラインを形成し、活性層間に隔離層を設けることで高密度・大容量化を実現した。

新規性従来は単一の活性層とゲート電極を使用していたが、本発明では多層の活性層とローカルワードライン構造を用いた。

クレーム範囲半導体素子の上面に形成された3次元メモリ構造において、該構造は、第一方向に並べられた複数のメモリスタックから成り、各メモリスタックは第一方向の隣接するメモリスタックと隔てられている。

重要度の理由チャネルオールアラウンド強誘電体メモリトランジスタ, 3次元NORメモリストリング, FeRAM

US20240404598A1 ★☆☆ 全文

3D細胞およびアレイ構造

Neo Semiconductor 2024-12-05 Ferroelectric

主担当: 熱処理熱処理

何の発明か3Dメモリセルアレイ構造とそのプロセス

課題DRAMなどの1T1C構造での3Dアレイ実装がコスト効率良く実現されていない。

解決手段複数の入力ラインと出力ラインを用いたニューラルネットワークシミュレーションによるデータ処理能力向上。また、ブロックごとの入力バッファ、配列、ニューロン回路により3Dセルアレイ構造を実現。

新規性従来は1T1C構造のDRAMでの3Dアレイがコスト効率良く実現されていなかった。本発明では、入力ラインと出力ラインを用いたニューラルネットワークシミュレーションにより、データ処理能力を向上させた。

クレーム範囲メモリセル配列構造には、複数のメモリセルが複数の行と列に組織され、複数の入力線があり、各入力線は選択された行のメモリセルに接続されており、これらの複数の入力線が複数の入力線グループを形成しています。

US20240395459A1 ★☆☆ 全文

電気機器の性能向上のための酸化ストロンチウム中間層

Waldman, Ruben 2024-11-28 Other

主担当: 成膜成膜熱処理Litho

何の発明かSrOx薄膜を含むコンデンサの製造

課題高k誘電膜の薄膜化による漏電と界面状態の影響

解決手段SrOx薄膜を介層として使用し、誘電体膜との間に配置することで漏電を抑制。また、特定の金属元素の酸化物または酸化塩素を底電極間隔材としても用いる。

新規性従来は高k誘電膜と介層の組み合わせを使用していたが、本発明ではSrOx薄膜を追加することで漏電を低減。さらに、特定の金属元素の酸化物や酸化塩素を底電極間隔材としても提案。

クレーム範囲底部電極の上に配置された顶部電極と、両電極間に配置された絶縁膜と、顶部電極と絶縵膜との間を形成するSrO_X薄膜を有する capacitor。ここでXは1から3までの整数である。

重要度の理由高k誘電膜とSrOx薄膜の組み合わせ

US20250349335A1 ★☆☆ 全文

メモリセルの配置およびメモリセルの動作方法

FMC (Ferroelectric Memory GmbH) 2025-11-13 Ferroelectric

主担当: 設計設計

何の発明かメモリセルの配置と動作方法

課題従来のメモリセルは、書き込み時に一様な電圧を供給するが、効率性に問題があった。

解決手段異なる容量を持つ複数の書き込みコンデンサを使用し、必要なときに選択的に使用することで、メモリセルの書き込み効率を向上させた。

新規性従来は一様な電圧で書き込みを行ったが、本発明では異なる容量を持つ複数のコンデンサを選択的に使用することで、より効率的な書き込みが可能になった。

クレーム範囲半導体メモリセル配列において、フィールドエフェクトトランジスタと自发極化コンデンサを含むメモリセルが設けられている。

US20250343011A1 ★☆☆ 全文

コンデンサ構造およびその形成方法

TSMC 2025-11-06 Ferroelectric

主担当: Litho Litho

何の発明かコンデンサ構造とその形成方法を提供する。

課題人工ニューラルネットワークにおけるシナプスの高精度化と小型化。

解決手段多層スタックを使用したコンデンサ構造により、容量値が切り替わる機能を持つ。また、底電極、強誘電体層、酸化物半導体層、トップ電極を形成することで、高精度なシナプス要素を作成する。

新規性従来は単純な金属間隔を使用していたが、本発明では多層スタックと強誘電体層を用いることで、より精密な容量変化を実現している。また、特定の工程（サイドウォールスパッタ形成後、酸化物半導体層と強誘電体層の patterning）により、より効率的な製造が可能となった。

クレーム範囲底部電極と上部電極間に配置された多層堆積体を有する capacitor構造、該多層堆積体は、底部電極と上部電極間に配置されたフェロelectric層および酸化物化合物層から成る。

US20250331431A1 ★☆☆ 全文

薄膜に亀裂を生じさせる

Ucl Business Ltd 2025-10-23 Other

主担当: 成膜成膜Litho

何の発明か薄膜結晶層に亀裂を誘発する方法

課題従来の方法では、亀裂の位置と形成タイミングが制御できない。

解決手段電極と層状材料間に電位差を印加することで、特定位置から亀裂を誘発し、形成タイミングを制御できる。

新規性従来は機械的欠陥を作成して核化サイトを作るが、本発明では電位差を用いて核化サイトを作り、より精密な制御が可能。

クレーム範囲薄膜結晶層に亀裂を誘発するための方法と装置。特定位置から亀裂を形成し、そのタイミングを制御できる。

重要度の理由薄膜結晶層に亀裂を誘発する方法と装置

US12563737B1 ★☆☆ 全文

ウェーハ接合によるメモリデバイスの製造

Kepler Computing 2026-02-24 Ferroelectric

主担当: 熱処理熱処理

何の発明かメモリデバイスの製造方法

課題フェロエレクトリックまたはパラエレクトリック材料を含むコンデンサとロジックトランジスタの統合が困難。

解決手段非線形極性材料を含む多層スタックの形成、トランジスタの形成、二つの誘電体層間の接合、エッチングによるコンデンサとプレート電極の形成。

新規性従来は複数の工程で行う多層スタックの形成を簡略化し、トランジスタとの統合も可能にした。

クレーム範囲装置の製造方法をfabricatingする方法において、以下の工程を含むもの：第一基板上方に複数層スタック形成し、該スタックは多数の電極層と非線形極性材料を含む第1絶縁層から成る；その後、多層スタック上に第二絶縁層形成する。

重要度の理由非線形極性材料, 多層スタック, 接合, エッチング

US20250301674A1 ★☆☆ 全文

裏面拡散ブレークのトレンチコンデンサ

IBM 2025-09-25 Other

主担当: 成膜成膜

何の発明か裏面拡散ブレークのトレンチコンデンサの構造

課題ナノシートFETのトレンチコンデンサを実装する際の電極間隔の狭小化と信頼性向上。

解決手段異なるソースドレイン領域間に配置された内部電極と非導電層、またはライナーを使用してトレンチコンデンサを形成し、トレンチ間隔を狭くしながら信頼性を確保。

新規性従来は単純な内部電極のみ。本発明では非導電層やライナーを介した構造が提案される。

クレーム範囲異なるソースドレイン領域間に配置された内部電極と非導電層、またはライナーを使用してトレンチコンデンサを形成する半導体装置の保護対象。

重要度の理由背景技術、解決手段、独立クレームに登場する語句を使用。

US20250285968A1 ★☆☆ 全文

背面電源分配ネットワーク

IBM 2025-09-11 Other

主担当: 熱処理熱処理

何の発明か背面電源分配ネットワークの構築方法

課題半導体チップの小型化と高性能化を実現するため、より精密な電源配線が必要となる。

解決手段2層の金属ラインを使用し、Vssラインを接触させ、Vddラインは非導電性ライナーで隔離することで、効率的な電源分配ネットワークを実現。

新規性従来は独立したVddとVssラインを使用していたが、本発明では同じ金属層内でVssラインを接触させることにより、配線密度の向上と非導電性ライナーによるVddラインの隔離が可能となった。

クレーム範囲半導体構造において、背面接続部に第1金属層とその上に配置された第2金属層が含まれ、第1金属層には第1Vddメタルラインと第1Vssメタルラインが、第2金属層には第2Vddメタルラインが設けられている。

US20240321938A1 ★☆☆ 全文

半導体デバイス

Samsung 2024-09-26 Other

主担当: 熱処理熱処理

何の発明か半導体装置のコンデンサの構造と形成方法

課題高度に積層された半導体メモリデバイスにおいて、コンパクトなコンデンサの形成が難しくなる問題。

解決手段誘電層の厚さを6nm以下にし、粒径を3nmから30nmにすることで、高性能かつ信頼性の高いコンデンサを実現。

新規性従来は一般的なコンデンサの構造を使用。本発明では誘電層の厚さと粒径を特定の範囲に制限することで、より小型化されたデバイスでも目標の容量を得られるようにした。

クレーム範囲半導体装置において、基板に設けられた下電極、その上に配置された絶縁層、および下電極から離隔された上電極を有し、該絶縁層は上電極と下電極間に配置されている。

重要度の理由高度な積層技術と誘電層の特定のパラメータ制御が必要

US20250275209A1 ★☆☆ 全文

重水素処理された強誘電体デバイスおよびその製造方法

TetraMem 2025-08-28 Ferroelectric

主担当: 熱処理熱処理

何の発明か重水素処理された強誘電体デバイスとその製造方法

課題従来の強誘電体材料は、信頼性や耐久性が向上するための改善が必要。

解決手段特定の金属酸化物に重水素を含ませることで信頼性と耐久性を向上させた強誘電体デバイスを開発した。

新規性従来は単純な金属酸化物を使用。本発明では、その中に重水素を導入することで性能が改善された。

クレーム範囲この半導体装置は、第1電極、その上に形成されたデューテリウムを含む鉄電体層、および該鉄電体層の上に形成された第2電極から構成される。

重要度の理由強誘電体, deuterium

US20250254885A1 ★☆☆ 全文

強誘電体メモリセルを有する半導体装置およびその形成方法

TSMC 2025-08-07 Ferroelectric

主担当: 設計設計

何の発明か半導体装置とその形成方法

課題従来の半導体装置では、高密度化と非揮発性メモリの統合が難しかった。

解決手段垂直型メモリセルをBEOL構造に配置することで、高密度化と性能向上を達成する。

新規性従来は平面型メモリセルを使用。本発明では垂直型メモリセルを使用し、より高い集積度とパフォーマンスを実現。

クレーム範囲半導体デバイス構造において、装置層の一方の面に配置された第1インタコンNavController構造を有し、該構造は第1インタコンNavControllerレベル層と第2インタコンNavController接続層から成る。

重要度の理由非揮発性メモリの垂直配置

US20240274193A1 ★☆☆ 全文

3D細胞およびアレイ構造

Neo Semiconductor 2024-08-15 Ferroelectric

主担当: 熱処理熱処理

何の発明か3D NOR型メモリセルアレイの構造とそのプロセス

課題DRAMなどの1T1C構造での3D配列実装がコスト効率が悪い。

解決手段NOR型メモリセルアレイを用いた3D配列で、ビット線とソース線の組み合わせによりセル電流を制御し、行や列方向にデータを読み書きする。

新規性従来は1T1C構造での3D実装が困難だったが、本発明ではNOR型メモリセルアレイを使用することでコスト効率の良い3D配列を実現した。

クレーム範囲3Dセル構造において、 NOR型メモリセル配列が一つ以上のメモリセルの行を含み、各メモリセルはそのセル電流を制御するデータを保持；ビット線が該当の一行のメモリセルに接続されている。

US20240290862A1 ★☆☆ 全文

強誘電体ZAO(ジルコニウムアルミニウム酸化物)化合物、その製造方法、それを含む強誘電体薄膜トランジスタ、およびその製造方法

University-Industry Cooperation Group Of 2024-08-29 Ferroelectric

主担当: 設計設計

何の発明か強誘電体ZAO化合物、その製造方法、およびそれを含むトランジスタとその製造方法

解決手段アモルファスなZAO化合物を結晶化したオキシドセミコンダクター化合物によりフェロエレクトリックなZAO化合物に変換し、さらに薄膜トランジスタの製造方法も提供。

新規性従来はアモルファスなZAO化合物を直接使用していたが、本発明では結晶化したオキシドセミコンダクター化合物を使用することでフェロエレクトリックな特性を持つZAO化合物を得ることができる。

クレーム範囲フェロエレクトリックなジルコニウムアルミニウム酸化物(ZAO)化合物は、ジルコニウムとアルミニウムを含むものである。

重要度の理由強誘電体, ZAO

US20250228144A1 ★☆☆ 全文

メモリセルの形成方法

TSMC 2025-07-10 Ferroelectric

主担当: 熱処理熱処理

何の発明かメモリセルを形成する方法

課題従来のメモリセル製造プロセスでは、膜の相変化や電極間の接続性が問題となっていた。

解決手段特定の相を持つ可変抵抗膜を形成し、レーザーレイズ処理を行うことで膜の相を制御する。

新規性従来は単一の相の膜を使用していた。本発明では、複数の相を持つ膜を形成し、レーザー処理により相を変化させる。

クレーム範囲メモリセルの形成方法には、以下の工程が含まれる。基板上に底部電極層を形成し、その上に変电阻薄膜を形成する。この変电阻薄膜は、第一正交相を含み、該相の比率が第一分数である。

US20250220921A1 ★☆☆ 全文

酸化ハフニウムベースの材料システムにおける酸素マイグレーションの緩和によるデバイス性能の向上

Intel 2025-07-03 Ferroelectric

主担当: 熱処理熱処理

何の発明か酸化ハフニウムベースの強誘電体層とその上に形成される酸素マイグレーション抑制層を含む装置

課題酸化ハフニウムベースの材料システムにおける多相共存がデバイスパラメータに悪影響を及ぼし、特に酸化膜の薄膜化により電力消費の低下と同時にデバイス性能の劣化が懸念される。

解決手段特定の金属層（窒化ニオブや窒化タンタル）と酸素を含む酸素マイグレーション抑制層を介して、強誘電体膜と接触させることで酸化膜の薄膜化によるデバイス性能低下を緩和する。

新規性従来は単純な酸化膜を使用していたが、本発明では酸素マイグレーション抑制層を介して強誘電体膜と接触させることで、薄膜化によるデバイスパラメータの劣化を防ぐ。

クレーム範囲酸化ハフニウムベースの強誘電体層とその上に形成される酸素マイグレーション抑制層から構成される装置。抑制層は窒化ニオブや窒化タンタル、または特定の金属と酸素を含む。

US20250220932A1 ★☆☆ 全文

ハフニウム酸化物ベースの材料システムを用いた高耐久性(反)強誘電体コンデンサ用の欠陥自己補償材料

Intel 2025-07-03 Ferroelectric

主担当: 設計設計

何の発明か欠陥自己補償材料を使用した高耐久性反強誘電体コンデンサ

課題ハフニウム酸化物ベースの反強誘電体コンデンサが製造や使用中に生成される欠陥により、読み書きサイクルの耐久性が低下する。

解決手段非 Stoichiometric 物質を介した欠陥補償と、非 Stoichiometric 物質とハフニウム酸化物ベースの反強誘電体層との組み合わせにより、耐久性を向上させる。

新規性従来は単独のハフニウム酸化物を使用。本発明では非 Stoichiometric 物質と組み合わせることで欠陥補償を行う。

クレーム範囲半導体装置において、第一電極と第二電極間に配置された第1層と第2層があり、第1層はヘフニウムと酸素から成り、第1層は第2層上に配置されている。

US20240121938A1 ★☆☆ 全文

3Dメモリセルとアレイのアーキテクチャとプロセス

Neo Semiconductor 2024-04-11 Other

主担当: Dryエッチ Dryエッチ熱処理

何の発明か3Dメモリセルとアレイの構造とプロセス

課題DRAMのコスト効率的な3D配列実装が困難。

解決手段浮動体セルを使用した垂直ビットラインホール形成と等方性ドーピングにより、高密度3D DRAMを実現。

新規性従来は1T1C構造のDRAMに3D配列適用が難しかった。本発明では深溝（ディープトレンチ）プロセスを使用し、浮動体セルを導入してコスト効率的な3D DRAM化を達成。

クレーム範囲半導体層と Sacrificial レイヤーを交互に積層し、深 trenches 方式を使用して垂直ビットラインホールを形成し、その後、半導体層に浮遊ボディを形成するプロセスによって形成的されるメモリセル構造。

重要度の理由深溝（ディープトレンチ）プロセスと浮動体セルの組み合わせが特許の核心であり、解決手段を明確に示している。

US20250203890A1 ★☆☆ 全文

強誘電体メモリデバイス

TetraMem 2025-06-19 Ferroelectric

主担当: 成膜成膜熱処理

何の発明か強誘電体メモリデバイスの構築

課題強誘電体材料による非揮発性記憶装置の信頼性向上と耐久性改善。

解決手段複数の界面層を介した交替堆積された強誘電体薄膜により、強誘電体材料の化学的安定性を向上させ、デバイスの信頼性と寿命を延長する。

新規性従来は単一の強誘電体層を使用。本発明では、界面層を介した交替堆積された複数の強誘電体薄膜を使用することで、化学的安定性を向上させた。

クレーム範囲記憶デバイスは、第1電極と、その上に形成されたフェロelectric層から構成され、該フェロelectric層は複数のフェロelectric薄膜と、これらの薄膜間に堆積される複数の界面層で交互に積み重なっている。

重要度の理由強誘電体, 界面_層, memory_device

US20250194098A1 ★☆☆ 全文

異なるスイッチング電圧を有する強誘電体メモリスタックの構造および関連方法

Globalfoundries Dresden Module One Limit 2025-06-12 Ferroelectric

主担当: 熱処理熱処理

何の発明か異なるスイッチング電圧を持つ強誘電体メモリスタックの構造と関連方法

課題従来のメモリスタックでは、各セルは同一のスイッチング電圧を使用するため、データの独立した書き換えが困難だった。

解決手段異なるスイッチング電圧を持つ2つの強誘電体メモリスタックを串接に配置し、それぞれのセルで独立したデータ書き換えを行うことができる。

新規性従来は同一のスイッチング電圧を使用していたが、本発明では異なるスイッチング電圧を持つ2つの強誘電体メモリスタックを串接に配置することで、独立したデータ書き換えが可能となった。

クレーム範囲異なるスイッチング電圧を持つ2つの強誘電体メモリスタックを串接に配置し、それぞれのセルで独立したデータ書き換えを行う構造と関連方法を保護する。

重要度の理由異なるスイッチング電圧を持つ強誘電体メモリスタック

US20240357831A1 ★☆☆ 全文

半導体装置およびその製造方法

Samsung 2024-10-24 Ferroelectric

主担当: Litho Litho

何の発明か半導体装置とその製造方法

解決手段半導体パターンとゲート電極を配置し、強誘電体層を介して接続することで、高性能な半導体装置を提供する。

新規性従来は水平方向に延在するゲート電極を使用していたが、本発明では垂直方向と水平方向に延在するゲート電極を使用し、強誘電体層を介して接続することで、より高性能な半導体装置を実現。

クレーム範囲半導体デバイスにおいて、基板上に配置され、基板の上面と平行な第1方向に延伸し、互いに隔てられた半導体パターンと、これらの半導体パターン上方に配置された水平部を有するゲート電極が含まれる。

重要度の理由強誘電体, gate 電極

US12640187B1 ★☆☆ 要約

非線形極性材料ベースのメモリにおける分極ターゲットを低減またはメモリ密度を向上させるための装置

Kepler Computing 2026-05-26 Ferroelectric

主担当: 設計設計

何の発明か非線形極性材料を用いたメモリ装置

解決手段非線形極性材料を使用したメモリビットセルとゲイン回路により、電気変位と分極目標値を低減。

新規性従来のメモリビットセルでは非線形極性材料を使用していなかったが、本発明ではその使用により電気変位と分極目標値を低減。

クレーム範囲半導体装置で、以下の構成を含むもの。

重要度の理由非線形極性材料, メモリビットセル, ゲイン回路

US20250142833A1 ★☆☆ 全文

三次元メモリデバイスおよびその製造方法

YMTC 2025-05-01 Ferroelectric

主担当: 設計設計

何の発明か3Dメモリデバイスとその製造方法を提供する。

課題平面メモリセルの縮小に伴うプロセス技術制限と信頼性問題により、密度と性能が制約される。

解決手段垂直方向に積層されたトランジスタ層を使用し、共通の端子線を共有することで接触構造を効率化する。

新規性従来は平面メモリセルを使用していたが、本発明では3Dメモリデバイスとその製造方法を提案している。また、フェロ電気フィールドエフェクトトランジスタ（FeFET）を使用することで、より高度な機能性を実現する。

クレーム範囲垂直方向に積層されたトランジスタ複数層から成る半導体構造において、各層のトランジスタは：第一種電極線を共有する第一配列のトランジスタと、第二種電極線を共有する第二配列のトランジスタを含む。

US20240145572A1 ★☆☆ 全文

改良された強誘電体分極スイッチングおよび信頼性を備えた構造要素およびその製造方法

Fraunhofer-Gesellschaft Zur Förderung De 2024-05-02 Ferroelectric

主担当: 成膜成膜熱処理

何の発明か強誘電体層をドープして構築した信頼性の高い構造要素

課題高温度と高電場下での漏電流増加による信頼性低下

解決手段異なる2種類のドーパントを使用して強誘電体層の多結晶性を変化させ、粒径を小さくすることで漏電流を減らす。

新規性従来は界面改善や層スタックによる信頼性向上。本発明では異なるドーパントを使用して強誘電体層の特性を直接改善。

クレーム範囲基板上に形成されたドープされた強誘電体または反強誘電体層を含む構造要素

重要度の理由高温度・高電場での信頼性向上

US20240136392A1 ★☆☆ 全文

メモリデバイス、そのコンポーネント、および関連する方法とシステム

ASM 2024-04-25 Other

主担当: 成膜成膜熱処理

何の発明かMIM コンデンサの構造と形成方法

課題メモリデバイスにおけるMIM コンデンサの漏電流を低減する。

解決手段遠位双極子層、高誘電率誘電体、近位双極子層、および遠位材料層を用いた構造とその形成方法。

新規性従来は単一の双極子層を使用。本発明では遠位と近位に分けて双極子層を設け、漏電流を低減。

クレーム範囲近接材料層とその隣接する近接偶極層、該偶極層の遠隔側に配置された高kダイレクトルイクティブ、該ダイレクトルイクティブの遠隔側に配置された遠隔偶極層、および該偶極層の遠隔側に配置された遠隔材料層からなる構造。

重要度の理由高誘電率、双極子層、漏電流低減

US20240284678A1 ★☆☆ 全文

半導体装置およびそれを含む電子システム

Samsung 2024-08-22 Ferroelectric

主担当: 設計設計

何の発明か垂直方向に配置されたゲートラインと絶縁パターンを持つ3次元メモリデバイス

課題垂直方向でのセルスタック密度向上により、セル間距離が短くなり、信頼性が低下する可能性がある。

解決手段複合ドメイン誘電体膜を用いたチャネルフィルムと堆積構造との間に配置し、垂直方向に延びる主ドメインと、反強誘電体または常誘電体からなるサブドメインを含む。

新規性従来は単一の強誘電体材料を使用。本発明では、複合ドメイン誘電体膜を用いて信頼性と電気特性を改善。

クレーム範囲半導体装置において、垂直方向に隔てられた複数のゲート線と、該ゲート線間に配置された単一の绝缘パターンを有する層構造を含むもの。

US20250126804A1 ★☆☆ 全文

メモリセルの配置と方法

FMC (Ferroelectric Memory GmbH) 2025-04-17 Ferroelectric

主担当: 成膜成膜

何の発明かメモリセル配置とその方法

課題従来のメモリセルは、非揮発性データ保存能力を持つが、信頼性や高速化に課題があった。

解決手段本発明では、遷移金属酸化物を含むメモリ素子とタングステン電極を使用し、三次元構造上に配置することで、信頼性と高速化を達成した。

新規性従来は遷移金属酸化物やタングステンの使用がなかった。本発明ではこれらの材料を使用し、信頼性と高速化を実現した。

クレーム範囲半導体メモリセル配列において、複数の3次元構造を含む基板、複数のメモリセル、および複数の制御線セットが含まれ、これらの制御線セットは複数のメモリセル中的の1つまたは複数のメモリセルを選択的にアドレス指定する機能を持つ。

重要度の理由三次元構造, 遷移金属酸化物, タングステン

US20250069658A1 ★☆☆ 全文

メモリスティブデバイスの閾値電圧の低減

IBM 2025-02-27 Ferroelectric

主担当: 設計設計

何の発明かメモリスティブデバイスの閾値電圧を低減する方法

課題大規模な相変化材料の使用により非 trivia な閾値電圧が生じ、これにより装置全体の消費電力が増加し、ゲートワード線を使用した複数のアクセストランジスタの導入も装置構造の効率性を損なう。

解決手段ゲート電圧を適用することでメモリスティブ材料に電荷を蓄積し、フィールド効果により閾値電圧を低減する。

新規性従来はゲートワード線なしで直接接触する電極のみを使用していたが、本発明ではゲート端子とゲート電圧を追加することで閾値電圧を効率的に低減できる。

クレーム範囲メモリステート変化型デバイスで、その構造にはメモリステート変化材料、この材料と直接接触する複数の電極、および電気的絶縁体によって隔たれたゲートタerminalが含まれる。

重要度の理由閾値電圧の低減、ゲート電圧の適用

US20250072030A1 ★☆☆ 全文

装置およびその形成方法

TSMC 2025-02-27 Ferroelectric

主担当: 成膜成膜

何の発明かデバイスとその形成方法を提供する。

課題従来の半導体集積回路において、機能密度の向上と微細加工によるコスト削減とのバランスが難しかった。

解決手段単結晶シリコンまたはゲルマニウム層上に斜方晶系の強誘電体層を形成することで、高機能密度化と同時に信頼性を向上させた。

新規性従来は単純な半導体層のみ。本発明では強誘電体層も斜方晶系として構成し、異なる材料の組み合わせを可能にした。

クレーム範囲半導体層が単結晶シリコン層または単結晶ゲルマニウム層を有し、かつ電磁誘起層は該半導体層と物理的に接触している基板上の装置。

US20240276735A1 ★☆☆ 全文

ウェーハボンディングによるコンデンサ形成方法

Kepler Computing 2024-08-15 Ferroelectric

主担当: 熱処理熱処理Litho

何の発明か非線形極性材料を用いたメモリデバイスの製造方法

課題フェロエレクトリックまたはパラエレクトリック材料を含むコンデンサとトランジスタを同一基板上に統合する技術的な難しさ

解決手段非線形極性材料を用いた多層スタックの形成、導電層の形成、トランジスタの形成、接合、基板の除去、パターン化によりメモリデバイスを製造

新規性従来は単一基板上にコンデンサとトランジスタを統合する技術が難しかった。本発明では非線形極性材料を使用し、多層スタックの形成から接合までの一連の工程により実現

クレーム範囲装置の製造方法をfabricatingする方法において、以下の工程を含むもの：第一基板上方に非線形極性材料を有する層スタックmulti-layer stackを形成し、該材料はAとBという異なる正イオンからなる化合物ABCで構成され、Cは酸素または窒素であり、その後、その層スタック上方に第1導電層を形成する。

重要度の理由非線形極性材料, 多層スタック, 接合

US20250056820A1 ★☆☆ 全文

高誘電率層キャッピング構造を有する金属-絶縁体-金属デバイス

TSMC 2025-02-13 Interposer/Pkg

主担当: 設計設計

何の発明かMIMデバイスの製造方法

課題従来のMIMデバイスでは、高誘電率層のキャッピングが不十分で信頼性に問題があった。

解決手段本発明は、正方晶相を有するZrO₂やHf₁₋ₓZrₓO₂を含む第一および第二のキャップ層を使用し、高誘電率層を保護することで信頼性を向上させた。

新規性従来は単純な金属-絶縁体-金属構造。本発明では、特定の正方晶相を持つキャップ層を使用し、高誘電率層を保護する。

クレーム範囲金属 capped 層を形成し、その層には四面体結晶相を持つジルコニウムと酸素を含む組成が含まれる。その後、Hf1-xZrxO2 の絶縁層を形成するメタル-インサulator-メタル(MIM)デバイスの製造方法。

重要度の理由tetragonal crystal phase, ZrO₂, Hf₁₋ₓZrₓO₂

US20230387314A1 ★☆☆ 全文

隆起ソース/ドレイン酸化物半導体薄膜トランジスタおよびその製造方法

TSMC 2023-11-30 Other

主担当: 設計設計

何の発明か隆起ソース/ドレイン酸化物半導体薄膜トランジスタの製造方法

課題従来のフロントエンド・オブ・ライン（FEOL）に配置されたトランジスタの小型化が難しくなっていること。

解決手段チャネル領域よりもソース/ドレイン領域の厚さが大きい隆起型酸化物半導体薄膜トランジスタをBEOLで製造すること。

新規性従来は平面型のトランジスタを使用していたが、本発明ではチャネル領域よりもソース/ドレイン領域の厚さが大きい隆起型酸化物半導体薄膜トランジスタをBEOLで製造する。

クレーム範囲チャネル領域よりもソース/ドレイン領域の厚さが大きい酸化物半導体薄膜トランジスタの構造とその製造方法。

US20240211872A1 ★☆☆ 全文

非線形極性材料およびデバイスのプロセス開発における前駆体の反復的な収益化

Kepler Computing 2024-06-27 Ferroelectric

主担当: 成膜成膜

何の発明か非線形極性材料プロセス開発における前駆体の収益化方法

課題半導体デバイスの製造プロセスを開発する際の複雑さと、その過程でのコスト管理の難しさ。

解決手段ターゲット材料を調達し、それを製造プロセスに適用してデバイスを作成し、この工程を通知として顧客に電子的に伝えることで収益化する。

新規性従来は単純なコスト管理。本発明ではターゲット材料の調達と適用を通知として顧客に伝えることで、その費用を明確に把握できるようにした。

クレーム範囲前駆体を調達し、それを製造プロセスに供給してデバイスを作成し、この工程を通知として顧客に電子的に伝える方法。通知には前駆体の費用が含まれる。

重要度の理由procuring, feeding, notification, electronically transmitting

US20240321939A1 ★☆☆ 全文

多相誘電体層を有するデバイスおよび方法

TSMC 2024-09-26 Ferroelectric

主担当: 熱処理熱処理

何の発明か誘電体層を有するデバイスとその製造方法

課題ICにおける負荷スイッチング時の電圧低下を低減すること。

解決手段多相誘電体層を使用した電極間の絶縁層を形成することで、高密度な電容器構造を実現し、電圧低下を軽減する。

新規性従来は単一の誘電体層を使用していたが、本発明では多相誘電体層を使用することで、より高い電容量密度と低電圧低下を達成している。

クレーム範囲装置は、以下の構造を有する：第1電極、第1電極と接触する第1界面層、および第1界面層上に配置され、該第1挿入層には、第1領域において第1正交四方相または第1単斜相の区域が存在する。

重要度の理由多相誘電体層, 電極間絶縁層

US20250008740A1 ★☆☆ 全文

置換金属ゲート垂直アクセストランジスタと積層3Dコンデンサを備えた自己整合メモリセル

Intel 2025-01-02 Ferroelectric

主担当: Litho Litho

何の発明か自己整合メモリセルと3Dコンデンサを備えた垂直ゲートトランジスタ

課題従来のRAMはビットセルスケーリングに制限があり、コスト増加も伴う。

解決手段垂直チャネルを持つトランジスタと垂直配置されたコンデンサを組み合わせた新しい構造。ゲート誘電体とチャネルが同軸で配置される。

新規性従来は水平配置のチャネルとゲート誘電体だったが、本発明では垂直に配置され、より高度なスケーリングを可能にする。

クレーム範囲半導体装置において、積層された電極を有するコンデンサ堆栈と垂直チャンネル領域を有するトランジスタが含まれる集積回路ダイに配列されている。

重要度の理由垂直ゲートと3Dコンデンサ、自己整合プロセス

US20250006495A1 ★☆☆ 全文

印刷された消去可能なダミー化による二重パターニング戦略

Intel 2025-01-02 Other

主担当: Litho Litho

何の発明か印刷された消去可能なダミー化による二重パターニング

課題パターン密度の変動がエッチングとCD制御に影響を及ぼし、IC性能に悪影響を与える。

解決手段異なる方向に配列された複数の凹部を使用してダミー化を行い、エッチング終点検出とCD制御を改善する。

新規性従来はパターン密度の低い領域にダミー化を行うことでエッチング信号を得たが、本発明では異なる方向に配列された複数の凹部を使用することでより効率的なダミー化を実現。

クレーム範囲半導体装置において、ICダイ上に配置された層上の構造配列、該層内に並行配置されかつ該配列隣接する第1 stripe群、および個々の第1 stripeが該層に第1凹部を有する第1 stripe群を備えるもの。

重要度の理由patterns, patterning density, etch control, critical dimension

US20240397725A1 ★☆☆ 全文

反強誘電体メモリデバイス

TSMC 2024-11-28 Ferroelectric

主担当: 設計設計

何の発明か反強誘電体メモリデバイスとその製造方法

課題従来のFeRAMでは、フェロエレクトリック層の分極が安定しすぎており、高速化や低消費電力化に課題があった。

解決手段ゲートとチャネル間のメモリ構造には反強誘電体と強誘電体を組み合わせた構造を使用し、特定状態では脱分極層が存在して分極を不安定化する。

新規性従来は単一のフェロエレクトリック層を使用していたが、本発明では反強誘電体と強誘電体を組み合わせた構造を使用し、特定状態での分極不安定化を実現した。

クレーム範囲フィールドエフェクトトランジスタ（FET）装置は、第一状態と第二状態との間で選択的に切り替わるものであり、このFETにはソース領域と Drain 領域、ソースと Drain 之間に配置されたチャネル領域、および偏置電圧を選択的に受けるゲートが含まれている。

重要度の理由反強誘電体と強誘電体の組み合わせ、特定状態での分極不安定化

US20230422524A1 ★☆☆ 全文

3次元メモリデバイスおよびその製造方法

YMTC 2023-12-28 Ferroelectric

主担当: 設計設計

何の発明か3次元メモリデバイスの製造方法

課題平面メモリセルの密度制限とそれに伴うプロセス技術の難しさ

解決手段異なるタイプの貫通スタック構造を分離するためのスリット構造形成と、半導体層の分割により3Dメモリデバイスの製造

新規性従来は平面メモリセルの密度制限に直面していたが、本発明では異なるタイプの貫通スタック構造を分離するスリット構造と半導体層の分割により3Dメモリデバイスを実現

クレーム範囲3Dメモリデバイスの形成方法は、以下の手順を含む：第1種通過堆積構造と第2種通過堆積構造をそれぞれ第1-regionと第2-regionに形成する。

US20240032276A1 ★☆☆ 全文

半導体デバイス

Samsung 2024-01-25 Ferroelectric

主担当: 設計設計

何の発明か半導体装置における電極間の界面層構造

課題電子デバイスが小型化・高性能化する中、DRAMメモリ装置において高密度集積化と同時に電気特性を改善する技術が必要。

解決手段下部電極と誘電体層間に複数の界面層を設け、その構造により電極間の接触抵抗を低減し、電気特性を向上。

新規性従来は単純な金属層を使用。本発明では特定の金属元素と窒素・酸素を含む複数の界面層を使用することで、より高い集積度と電気性能を実現。

クレーム範囲半導体装置は、下構造、その上に複数の下電極、さらにこれらの下電極上に配置された上電極、そして下電極と上電極間に配置され、かつフェロエレクトリック層を含むダイオキシド層から成る装置である。

重要度の理由強誘電体, 界面_層, metal_element

US20230269926A1 ★☆☆ 全文

3Dメモリセルとアレイアーキテクチャ

Neo Semiconductor 2023-08-24 Other

主担当: Dryエッチ Dryエッチ熱処理

何の発明か3Dメモリセルとアレイアーキテクチャを形成する方法

課題DRAMのコスト効率的な3D配列構造が実現されていない。

解決手段深溝（ディープトレンチ）プロセスを使用して垂直なビットラインホールを作成し、等方性ドーピングプロセスでフローティングボディを形成することで、DRAMのコスト効率的な3D配列構造を実現する。

新規性従来は1T1Cセルを使用した2D配列。本発明では深溝（ディープトレンチ）プロセスと等方性ドーピングプロセスを使用して3D配列を形成。

クレーム範囲独立特許請求の範囲1は、複数の半導体層と絶縁層を交互に堆積してスタックを作り、深溝（ディープトレンチ）プロセスでビットラインホールを作成し、等方性ドーピングプロセスでフローティングボディを形成するメモリセル構造。

重要度の理由深溝（ディープトレンチ）, 3D配列

US20230269927A1 ★☆☆ 全文

3Dメモリセルとアレイのアーキテクチャとプロセス

Neo Semiconductor 2023-08-24 Other

主担当: Dryエッチ Dryエッチ熱処理

何の発明か3Dメモリセルとアレイの構造とプロセス

課題DRAMのコスト効率的な3D配列実装が困難。

解決手段浮動体セルを使用した垂直ビットラインホール形成と等方性ドーピングにより、高密度3D DRAMを実現。

新規性従来は1T1C構造のDRAMに3D配列適用が難しかった。本発明では深溝（ディープトレンチ）プロセスを使用し、浮動体セルを導入してコスト効率的な実装を可能に。

クレーム範囲半導体層と Sacrificial レイヤーを交互に積層し、深 trenches 方式を使用して垂直ビットラインホールを形成し、その後、半導体層内にフローティングボディを形成するプロセスによって形成的されるメモリセル構造。

重要度の理由深溝（ディープトレンチ）プロセスと浮動体セルの使用

US12412611B1 ★☆☆ 全文

非線形極性材料ベースのメモリのための時間分離書き込み操作

Kepler Computing 2025-09-09 Ferroelectric

主担当: 設計設計

何の発明か非線形極性材料を含むメモリセルの時間分離書き込み方法

課題低電圧でのコンデンサの可靠的なプログラミングが困難である。

解決手段ワードラインとプレートラインの電圧を制御し、論理0と論理1の書き込み操作を時間的に分けて実行する。

新規性従来は同一ワードラインで連続して論理0と論理1の書き込みを行ったが、本発明では時間分離することでプログラミングの信頼性を向上させた。

クレーム範囲半導体装置において、複数のビットセルがWordラインによって制御される場合、 Logic 0書き込み操作を第1フェーズで実行し、Logic 1書き込み操作を第2フェーズで実行する回路を含み、第1フェーズと第2フェーズ間の遷移時にこれらの回路が動作すること。

US20240049440A1 ★☆☆ 全文

半導体デバイス

Samsung 2024-02-08 Other

主担当: 設計設計

何の発明か下部電極と支持部間に配置されたリンカー膜を用いた半導体装置

解決手段下部電極と支持部間にはリンカー膜が配置され、その構造により性能と信頼性が向上している。

新規性従来は単純な構造の半導体デバイス。本発明では、特定の金属窒化物を使用したリンカー膜を介して下部電極と支持部間の接続が改善されている。

クレーム範囲半導体装置は、基板、その上に垂直方向に延びる下電極、下電極の側面の少なくとも一部を囲み支持する Supporters および下電極を支持する supporter、そして下電極と supporter 上にある絶縁層から成り立っている。

US20240170059A1 ★☆☆ 全文

メモリセルの動作方法

TSMC 2024-05-23 Other

主担当: 設計設計

何の発明かメモリセルを動作させる方法

課題半導体ICの小型化と複雑化により、メモリセルの信頼性が低下する可能性がある。

解決手段異なる極性を持つバイアス操作を使用してメモリセルの疲労状態を管理し、信頼性を向上させる。

新規性従来は単一極性での偏圧操作を使用していたが、本発明では反対極性の偏圧操作を使用することでメモリセルの疲労状態を回復する。

クレーム範囲メモリセルを操作する方法において、第一の電圧を使用してメモリセルに対して第一の偏応答操作を行うステップを含む。この操作では、メモリセルに変化可能な抵抗パターンが存在し、第一の偏応答操作の各サイクルにおける第一の電圤は同一である。

重要度の理由fatigue_threshold, bias_operations, unipolar_bias

US20230389324A1 ★☆☆ 全文

強誘電体メモリデバイスおよびその形成方法

TSMC 2023-11-30 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か強誘電体メモリデバイスおよびその形成方法

課題フェロエレクトリック薄膜の結晶化不良とFEOL特性への影響

解決手段トレンチ内にデータ記憶素子を堆積し、熱処理により結晶化を改善。異なるウェハ上の再配線層を通じてトランジスタとデータ記憶素子を接合。

新規性従来はBEOLレベルでフェロエレクトリックメモリを形成するが、本発明ではFEOLレベルでの形成も可能にし、熱処理による結晶化改善とトランジスタとの電気的接続を実現。

クレーム範囲半導体製造方法において、第一ワイヤー上に設けられた第一基板に溝を形成し、該沟にデータ保存要素を配置し、第一基板に対して熱処理を行いデータ保存要素の结晶化を改善し、その後第一 redistribution レイヤーを形成する工程を含む。

重要度の理由背景技術、発明の概要、独立クレームに登場する語句を使用

US20240301552A1 ★☆☆ 全文

超高誘電率ハフニウム酸化物およびハフニウムジルコニウム酸化物膜

Applied Materials, Inc. 2024-09-12 Ferroelectric

主担当: 成膜成膜

何の発明かSiドープされたハフニウムジルコニウム酸化膜を形成するALDプロセス

課題高誘電率材料は信頼性問題が多い。従来のHfO2やZrO2は低漏電と高い持続性を持つが、結晶性が増すにつれて漏電も増加する。

解決手段ALDプロセスでSiドープされたハフニウムジルコニウム酸化膜を形成し、それぞれの層は過酸化水素と特定の金属前駆体を使用して構築される。

新規性従来は単一成分の高誘電率酸化物を使用。本発明ではハフニウムとジルコニウムを組み合わせた多成分酸化膜を使用し、低漏電と高い持続性を両立。

クレーム範囲Siドープされたハフニウムジルコニウム酸化膜を形成するALDプロセス。各層は過酸化水素と特定の金属前駆体を使用して構築される。

重要度の理由atomic_層_deposition, silicon_doped_hafnium_zirconium_酸化物

US20240194742A1 ★☆☆ 全文

窒化ガリウムトランジスタ

National Yang Ming Chiao Tung University 2024-06-13 Ferroelectric

主担当: Metal Metal成膜

何の発明か窒化ガリウムトランジスタの構造を提供する。

解決手段ZrO2を含むシード層とLaドープHZO層からなる複合誘電体層を使用することで、高 Threshold 値、高電流値、高いゲート漏れ防止性、安定したフェロエレクトリック性や長寿命のGaNトランジスタを提供する。

新規性従来はZrO2とHZO層のみを使用していたが、本発明ではLaドープHZO層を導入し、特定の濃度でドッピングすることで性能向上を達成した。

クレーム範囲半導体ゲノックストランジスタにおいて、基板上に配置されたGaN層、そのGaN層上に配置された障壁層、さらにこの障壁層上に配置されたソース電極とドRAIN電極とを有し、さらにこの障壁層上に配置された複合絶縁層が含まれる。

重要度の理由背景技術なし、複合誘電体層、ZrO2, HZO, Laドープ

US20230209835A1 ★☆☆ 全文

メモリアレイ

TSMC 2023-06-29 Ferroelectric

主担当: 設計設計

何の発明かメモリデバイスの構造とその形成方法

課題3Dメモリデバイスの導入により、従来の平面型メモリデバイスに比べて新たな問題が生じている。

解決手段ゲートとチャネル層間にバッファ層を設け、その濃度分布を制御することで、非破壊読み出しや高速プログラム/エラー操作などの特性を向上させつつ、低消費電力化を実現する。

新規性従来のメモリデバイスでは単純な構造が多かったが、本発明ではバッファ層の濃度分布を制御することで、より高度な機能を実現している。

クレーム範囲メモリ配列において、複数のメモリセルが行と列で配置されたグリッドにあり、各メモリセルはゲート、ソース、ドRAIN、チャンネル層から構成され、ゲートはワードラインに電気的に接続されており、ソースはソースラインに、ドRAINはビットラインにそれぞれ電気的に接続されている。

US11765908B1 ★☆☆ 全文

ウェーハ接合によるメモリデバイスの製造

Kepler Computing 2023-09-19 Ferroelectric

主担当: 熱処理熱処理Litho

何の発明かメモリデバイスの製造方法

課題非線形極性材料を含むコンデンサとトランジスタを同一基板上に統合する技術的問題。

解決手段多層スタック上の非線形極性材料、トランジスタの形成、導電層の接合、基板の除去等により、コンデンサとトランジスタを統合したメモリデバイスを製造する。

新規性従来は別々の基板上にコンデンサとトランジスタを形成し、後で接合する必要があったが、本発明では同一基板上でこれらの要素を統合できる。

クレーム範囲装置の製造方法をfabricatingする方法において、非線形極性材料を含む多層スタックを第1基板上方に形成し、該多層スタック上に第1導電層を形成し、多層スタックを加熱処理し、その後トランジスタを形成する工程を含む。

重要度の理由非線形極性材料, メモリデバイス, 基板接合

US20240257854A1 ★☆☆ 全文

非線形極性材料ベースのマルチコンデンサ高密度ビットセル

Kepler Computing 2024-08-01 Ferroelectric

主担当: 設計設計

何の発明か多要素ゲインビットセルの構造を説明

課題ビットセル内の多重コンデンサにより、トランジスタのサイズが増加し、センシングノイズマージンが低下する問題。

解決手段非線形極性材料を使用した多要素ゲインビットセルを採用し、トランジスタのサイズを制御することでセンシングノイズマージンを改善。

新規性従来は単一コンデンサとトランジスタを使用。本発明では非線形極性材料を含む多要素ゲインビットセルを使用し、トランジスタのサイズ制御によりセンシングノイズマージンを向上。

クレーム範囲半導体装置において、複数のコンデンサが設けられ、個別のコンデンサはノードと個別の Plates-Line に接続され、第1トランジスタは該ノードに接続され、第2トランジスタは第1トランジスタとシリーズで接続され、さらに該第2トランジスタはセンス線に接続される。

重要度の理由非線形極性材料、多要素ゲインビットセル

US20230154998A1 ★☆☆ 全文

半導体装置およびその製造方法

TSMC 2023-05-18 Ferroelectric

主担当: 熱処理熱処理

何の発明か負性容量フィンFETの製造方法

課題トランジスタのサブシフトスイングを改善する。

解決手段フィン構造上に仮ゲート形成し、その上にソース/ドレイン構造形成し、ゲート除去後、露出したチャネル領域に界面層とクリスタル制御層を形成し、その後、強誘電体層へ変換してゲート電極形成。

新規性従来は一般的なゲート材料を使用。本発明では特定の結晶構造を持つ強誘電体層を使用。

クレーム範囲フィンFET上に仮ゲート形成し、その上にソース/ドレイン構造形成し、ゲート除去後、露出したチャネル領域に界面層とクリスタル制御層を形成し、その後、強誘電体層へ変換してゲート電極形成。

重要度の理由サブシフトスイング改善、強誘電体層の形成

US20240243165A1 ★☆☆ 全文

コンデンサおよびその形成方法

TSMC 2024-07-18 Other

主担当: 設計設計

何の発明かコンデンサの形成方法

課題ICの高度化により、製造プロセスが複雑化し、高電力放散値を解決する必要がある。

解決手段多層犠牲物を使用して3つの空間を作り、それぞれに電極と誘電体を堆積することでコンデンサを形成する。

新規性従来は単一の空間を作成し、その中に電極と誘電体を堆積していたが、本発明では複数の空間を作成し、それぞれに異なる材料を堆積することでより精密なコンデンサを形成する。

クレーム範囲半導体製造方法において、基板上に垂直方向に積層した初層、二層、三層の sacrificial レイヤーから初層を除去して第一空隙を作り、その後第一絶縁層と第一電極材料を該空隙に形成する工程を含む。

重要度の理由多層犠牲物の使用と複数の空間作成

US20240164107A1 ★☆☆ 全文

三次元強誘電体電界効果トランジスタランダムアクセスメモリデバイスおよびその製造方法

YMTC 2024-05-16 Ferroelectric

主担当: Metal Metal

何の発明か3D FeFET RAMデバイスとその製造方法

課題平面型メモリセルの縮小に伴うプロセス技術制限と信頼性問題、および高速かつ高密度な非揮発性メモリの不足。

解決手段3D構造を用いたFeFET RAMデバイスで、チャネル構造がフィルムスタックに貫通し、制御ゲートとメモリフィルムを含む。さらに、チャンネル層は制御ゲートと分離される。

新規性従来の平面型FeFET RAMでは縮小困難だったが、3Dアーキテクチャにより小型化が可能となった。また、従来のメモリ技術とは異なる構造（例えば制御ゲートとチャンネル層の分離）を採用。

クレーム範囲半導体メモリ装置で、機能層を第1方向に積み重ねたフィルムスタックと、 Functional tiers stacked in a first direction および各機能層が第1ダイレクトリayerと導電層から構成され、配線コア領域に配置されたチャネル構造を持つもの。 Channel structures disposed in an array core region 要約翻訳: 機能層を積み重ねたフィルムスタックとチャネル構造を有する半導体メモリ装置。

重要度の理由3D NAND, FeFET RAM, 強誘電体 film

US12347476B1 ★☆☆ 全文

非線形極性材料ベースのビットセルにおけるセンシングノイズマージンを改善する装置および方法

Kepler Computing 2025-07-01 Ferroelectric

主担当: 設計設計

何の発明かビットセルにおけるセンシングノイズマージンを改善する装置と方法

課題ビットラインの長さによるキャパシタンス増加が、ビットセルの読み取り速度とノイズマージンを低下させる。

解決手段プレートラインとビットラインを並行に配置し、それぞれに浮遊電荷を生成して差分検出を行うことで、ノイズマージンを改善する。

新規性従来はビットラインの長さによるキャパシタンス増加が問題だったが、本発明ではプレートラインとビットラインに浮遊電荷を生成し、その差分を検出することでノイズマージンを改善。

クレーム範囲ビットセルはプレートラインとビットラインに接続され、これらの線間に浮遊電荷を生成して差分検出を行うことで、ビット値を読み取る装置。

重要度の理由プレートラインとビットラインの並行配置、浮遊電荷の生成と差分検出

US20230200078A1 ★☆☆ 全文

強誘電体デバイス

imec 2023-06-22 Ferroelectric

主担当: 成膜成膜熱処理Litho

何の発明か強誘電体デバイスの構造を提案

課題高耐久性と高い残存極化値を持つ非揮発性メモリ装置の実現

解決手段ハフニウムジルコン酸（HZO）からなる強誘電体層と、その上にNb2O5またはTa2O5からなる酸化物層を配置し、両者は第1電極と第2電極の間に配置される。

新規性従来はハフニウムジルコン酸（HZO）のみを使用。本発明ではNb2O5またはTa2O5を上部酸化物層として使用することで、耐久性と残存極化値の向上が可能。

クレーム範囲第一電極と第二電極の間に配置された铪锆酸层と、該铪锆酸层上に配置されたNb₂O₅またはTa₂O₅の氧化物層を含むフェロelectricデバイス層構造。

重要度の理由高耐久性と高い残存極化値

US20230187413A1 ★☆☆ 全文

独立かつ同時に動作可能なメモリトランジスタのタイルの配置を含むメモリデバイス

Sunrise Memory 2023-06-15 Other

主担当: 設計設計

何の発明かメモリデバイスにおける独立かつ同時に動作可能なメモリトランジスタタイルの配置

課題3次元NORメモリ配列による高密度化と高速化、およびその制御

解決手段複数の独立且つ同時に動作可能なメモリタイルを配置し、各タイルは個別にアクセス・操作可能。さらに、複数の半導体メモリダイを分割して独立したメモリチャネルを作り出す。

新規性従来は単一の制御回路で全体を制御するが、本発明では各タイルに個別の制御回路を設け、同時に複数のタイルを操作可能にする。

クレーム範囲半導体メモリ装置は、物理的に隔離されたストレージトランジスタの3次元配列を含む複数のメモリタイルから構成され、各タイルはモジュール制御回路によって電気的に接続されて動作されるメモリ配列を有する。

重要度の理由独立且つ同時に動作可能なメモリタイルの配置と制御

US20230195314A1 ★☆☆ 全文

読み取りレイテンシを削減するための書き込み中止操作を実装したメモリシステム

Sunrise Memory 2023-06-22 Other

主担当: 設計設計

何の発明かメモリシステムにおける書き込み中止操作と読み取り操作

課題3次元NORメモリ配列において、書き込み中にデータを読み取るための遅延を軽減する。

解決手段コントローラは特定のメモリバンクでの進行中の書き込み操作を中止し、その後同じメモリバンクからデータを読み出す。

新規性従来は書き込みと同時に読み取りが不可能。本発明では書き込み中に読み取りを行うことが可能。

クレーム範囲半導体メモリシステムにおいて、ストレージトランジスタでデータを記憶するメモリデバイスと、そのストレージトランジスタが複数のメモリバンクに組織されているものとし、このメモリデバイスとの間で読み取りや書き込み操作を行う制御デバイスを備えている。

重要度の理由write abort operation, read operation

US20230309317A1 ★☆☆ 全文

半導体メモリデバイス

Samsung 2023-09-28 Ferroelectric

主担当: 熱処理熱処理

何の発明か半導体メモリ装置の構造を改善する

課題従来の2次元半導体デバイスでは、パターン形成技術により制限される集積度が問題となる。

解決手段新しいトランジスタとキャパシタの配置により、集積度と電気特性を向上させている。また、ワード線とアクティブパターン間の強誘電体層を使用することで抵抗を低下させ、駆動能力を改善している。

新規性従来は平面的な構造で制限される集積度。本発明では3次元配置により大幅な向上。

クレーム範囲半導体メモリ装置は、半導体基板、その上に配置された capacitor を含むデータ記憶層、該データ記憶層上に配置され transistor と capacitor のそれぞれを接続するトランジスタを含むスイッチング要素層、およびこれらの上に配置された配線層から成る。

重要度の理由2-dimensional, integration, 強誘電体層

US20230165013A1 ★☆☆ 全文

半導体デバイス

Samsung 2023-05-25 Ferroelectric

主担当: 設計設計

何の発明か半導体デバイスにおける高容量コンデンサ構造

課題DRAMデバイスのコンデンサ構造の小型化により、必要な電容量が維持されるため、その容量を向上させる方法が必要。

解決手段誘電層構造に強誘電体や反強誘電体を使用し、常誘電体を挿入することでコンデンサの容量を増加させている。

新規性従来は単一の材料を使用していたが、本発明では強誘電体と反強誘電体の組み合わせや負の電容量を持つ材料と正の電容量を持つ材料の組み合わせを使用している。

クレーム範囲半導体装置は、基板上に配置されたトランジスタと、該トランジスタに電気的に接続された capacitor構造とを含み、該 capacitor構造は、第1電極、該第1電極上に配置されたダイレクトリクル層構造、および該ダイレクトリクル層構造上に配置された第2電極から成る。

重要度の理由DRAM device, コンデンサ構造, high capacitance

US20230292522A1 ★☆☆ 全文

水平チャネル領域を含む3次元不揮発性メモリデバイス

Samsung 2023-09-14 Other

主担当: 設計設計

何の発明か3次元非揮発性メモリデバイスを構築する

課題メモリセルの高密度化と信頼性確保のバランスが難しくなる

解決手段水平チャネル領域と垂直ワード線を使用して、多層堆積されたメモリセル間で信頼性を確保する

新規性従来は単純な重なり構造。本発明では水平チャネル領域と垂直ワード線を用いる。

クレーム範囲3次元非揮発性メモリ装置であって、基板上に配置された複数のメモリセルが第一方向、第二方向および垂直方向に並べられたメモリセル配列を有するもの。

重要度の理由垂直方向に重なり合う水平チャネル領域と垂直ワード線

US20230290811A1 ★☆☆ 全文

半導体デバイス

Samsung 2023-09-14 Ferroelectric

主担当: 設計設計

何の発明か半導体装置におけるコンデンサ構造の改良

解決手段コンデンサ構造にフェロエレクトリック材料とアンチフェロエレクトリック材料を組み合わせることで、電静容量を増加させる。

新規性従来は単一の誘電体を使用していたが、本発明ではフェロエレクトリック材料とアンチフェロエレクトリック材料を層状に配置することで、電静容量を向上させている。

クレーム範囲半導体装置は、底部電極、第1ダイレクトルayer、第2ダイレクトルayer、上部電極から成る capacitor structure を含むものである。この capacitor structure は、第一方向に積層されている。

重要度の理由半導体装置、コンデンサ構造、フェロエレクトリック材料

US20230290810A1 ★☆☆ 全文

半導体デバイス

Samsung 2023-09-14 Ferroelectric

主担当: 設計設計

何の発明か半導体装置におけるコンデンサ構造

解決手段コンデンサ構造は、強誘電体と反強誘電体を交互に積層することで、電気特性と信頼性を向上させている。

新規性従来のコンデンサ構造では単一の材料を使用していたが、本発明では強誘電体と反強誘電体を交互に使用することで、より優れた性能を実現している。

クレーム範囲半導体装置は、 bottoms electrode、dielectric layer、top electrode を順方向に積層した capacitor structure を含むが、dielectric layer には第一及第二の dielectric layers が含まれる。

重要度の理由強誘電体, anti-強誘電体

US20230121102A1 ★☆☆ 全文

コンデンサ装置およびそれを含む半導体装置

Samsung 2023-04-20 Ferroelectric

主担当: 設計設計

何の発明かコンデンサ装置とそのを含む半導体装置を作成する

課題従来の誘電層では、高誘電定数を持つとバンドギャップが減少し、漏れ电流が増加してコンデンサの動作特性が悪化する問題。

解決手段誘電材料に強誘電体と反強誘電体を混ぜたものを使うことで、高誘電定数を持ちながらも漏れ电流を抑制し、コンデンサの動作特性を改善する。

新規性従来は単一の誘電材料を使用。本発明では強誘電体と反強誘電体を混ぜた複合誘電材料を使用。

クレーム範囲半導体装置には、隔離された第1電極と第2電極以及その間に配置され、フェロエレクトリックとアンチフェロエレクトリックを混成したダイオード材料で形成された介電層が含まれる capacitor デバイス。

重要度の理由高誘電定数と漏れ电流のバランス、複合誘電材料の使用

US20240114696A1 ★☆☆ 全文

3D強誘電体メモリの交換電極プロセスの改善

Intel 2024-04-04 Ferroelectric

主担当: 設計設計

何の発明か3D強誘電体メモリの交換電極プロセス

課題FeRAMの製造過程で生じる脆弱性と関連する信頼性問題を解決し、製造効率を向上させること。

解決手段内板が幅広部を持つ構造を用いることで、絶縁層間の側方凹部に形成され、強誘電体材料を堆積する工程により、信頼性と製造効率を改善する。

新規性従来は内板が単純な形状で、脆弱性があった。本発明では幅広部を持つ内板を使用し、絶縁層間の側方凹部に形成することで信頼性を向上させた。

クレーム範囲独立特許1は、内板が幅広部を持つ構造で、強誘電体材料を堆積する工程により、信頼性と製造効率を改善した3D FeRAMの交換電極プロセスを保護している。

重要度の理由FeRAM, 強誘電体, 3D_memory

US20240114695A1 ★☆☆ 全文

高耐久性超格子反強誘電体コンデンサ

Intel 2024-04-04 Ferroelectric

主担当: 設計設計

何の発明か反強誘電体コンデンサの構造を提案

課題従来のハフニウムベースの反強誘電体メモリは、高耐久性を達成するのが難しい。

解決手段多層堆積膜を使用し、セリウム酸化物とジルコニウム酸化物を追加することで耐久性を向上。

新規性従来は単一のハフニウム酸化物を使用。本発明ではセリウム酸化物とジルコニウム酸化物を多層堆積膜に導入。

クレーム範囲半導体装置において、第一電極に第1金属、第二電極に第1金属または第2金属、およびこれら間のアンチフェロエレクトリック材料層（そのうち第1層はハフニウムを含む）が含まれている。

重要度の理由高耐久性、多層堆積膜

US20240112714A1 ★☆☆ 全文

単一トランジスタ、複数コンデンサデバイスのための選択的強誘電体の展開

Intel 2024-04-04 Ferroelectric

主担当: 設計設計

何の発明かフェロエレクトリックコンデンサの形成方法と記憶デバイス

課題FeRAM デバイスの速度、密度、信頼性を向上させること。

解決手段異なる幅を持つ共有 inner plate を用いた強誘電体コンデンサs の垂直配置と、独立した強誘電体層s の形成により FeRAM デバイスの性能を改善する。

新規性従来は共通プレートが各コンデンサの間で連続していたが、本発明では非連続な強誘電体層s を用いる。また、独立した inner plate の幅が異なるコンデンサに適用される。

クレーム範囲共有 inner plate の幅が異なる複数の強誘電体コンデンサs の形成方法と、その構成を保護している。

重要度の理由feRAM, コンデンサ, 強誘電体

US20230015093A1 ★☆☆ 全文

3次元強誘電体コンデンサを備えた強誘電体ランダムアクセスメモリデバイス

TSMC 2023-01-19 Ferroelectric

主担当: 設計設計

何の発明か3次元強誘電体コンデンサを備えた強誘電体ランダムアクセスメモリデバイス形成方法

課題従来のFRAM構造は capacitance tuning capability が限られている。

解決手段FinFET上に3次元構造の強誘電体コンデンサを形成し、高容量調節能力と高い集積密度を達成する。

新規性従来は1T-1C FRAMで平面的なコンデンサ。本発明では FinFET 上に 3D 形状のコンデンサを形成。

クレーム範囲半導体デバイスの形成方法において、トランジスタを基板上に形成し、その上に第1ダイレクトルayerを形成し、このlayer内に第1viaを形成してトランジスタと電気的に接続し、さらにフェロエレクトリックcapaを形成する工程を含む。

重要度の理由FinFET, 強誘電体コンデンサ, 3D memory, FeRAM

US20230062878A1 ★☆☆ 全文

強誘電体薄膜構造を含む電子デバイス

Samsung 2023-03-02 Ferroelectric

主担当: Metal Metal熱処理

何の発明か電子デバイスにおける強誘電体薄膜構造の提案

課題電子装置の小型化に伴う非均一な鉱物粒径分布による特性のばらつき

解決手段ゲート電極とチャネル間の強誘電体薄膜構造を、異なる粒径の2層構造とする。

新規性従来は単一の強誘電体層を使用。本発明では、粒径が小さい第1層と粒径が大きい第2層を組み合わせる。

クレーム範囲半導体を含む電子機器において、その構造は、ソースとドRAINとを有し、それらの間にチャネルがある基板、チャネルに面する第一方向でゲート電極と対向するこのゲート電極とチャネルとの間隔のある上部にあるゲート電極、そしてゲート電極とチャネルとの間に配置されたフェロelectric薄膜構造から成る。

重要度の理由非均一な特性分布と解決策

US20240055517A1 ★☆☆ 全文

強誘電体メモリデバイスおよびその形成方法

TSMC 2024-02-15 Ferroelectric

主担当: 成膜成膜Litho

何の発明か強誘電体メモリデバイスとその形成方法

課題従来のフェロエレクトリックFETでは、オキシデンタル欠陥生成による装置劣化が問題となっていた。

解決手段ゲート電極とフェロエレクトリック層間に第1挿入層、フェロエレクトリック層とチャネル層間に第2挿入層を設け、第2挿入層の厚さを第1挿入層よりも薄くすることで、オキシデンタル欠陥生成を抑制している。

新規性従来はゲート電極とフェロエレクトリック層間、フェロエレクトリック層とチャネル層間にそれぞれの挿入層を設けなかった。本発明では、第2挿入層の厚さを第1挿入層よりも薄くすることで、オキシデンタル欠陥生成を抑制している。

クレーム範囲ゲート電極とフェロエレクトリック層間に第1挿入層、フェロエレクトリック層とチャネル層間に第2挿入層を設けた構造。第2挿入層の厚さは第1挿入層よりも薄い。

重要度の理由オキシデンタル欠陥生成による装置劣化

US12300297B1 ★☆☆ 全文

埋め込みまたは裏面ワードラインを備えたメモリアレイ

Kepler Computing 2025-05-13 Ferroelectric

主担当: 設計設計

何の発明かメモリアレイに埋め込みワードラインを設ける方法

課題従来のワードラインは高抵抗により速度制限があり、ビットセル間での接続が難しくなっている。

解決手段埋め込みワードラインを使用し、ビットセル内のアクセストランジスタに直接接続することで低抵抗化し、高速化を実現。

新規性従来は上部メタル層でワードラインとビットセルを接続していたが、本発明では下部の埋め込みワードラインを使用する。

クレーム範囲半導体装置において、複数のビットセルが行または列に組織され、個々のビットセルにはアクセストランジスタと複数の capacitor が含まれ、このアクセストランジスタは単一のワードラインによって制御される。

重要度の理由埋め込みワードライン, ビットセル, アクセストランジスタ

US20230118003A1 ★☆☆ 全文

半導体装置およびそれを含む半導体記憶装置

Samsung 2023-04-20 Ferroelectric

主担当: 設計設計

何の発明か半導体装置とそのを含む半導体記憶装置

課題電子デバイスの小型化と高性能化に伴う電子部品の空間制約と、それに応じた高kダイレクト層の開発が必要。

解決手段強誘電体層と反強誘電体層間に挿入層を設け、エネルギーバンドギャップを調整することで、電気特性を改善。

新規性従来は単一の強誘電体層を使用。本発明では、強誘電体層と反強誘電体層間に挿入層を設け、エネルギーバンドギャップを調整することで性能を向上。

クレーム範囲半導体装置は、第1電極、その上に配置された第2電極、第1電極と第2電極の間にある強誘電体層、強誘電体層に接する反強誘電体層、そして強誘電体層から離間して設けられ、反強誘電体層に接する挿入層を含む。

重要度の理由半導体装置, 強誘電体層, 反強誘電体層, 挿入層

US20230292526A1 ★☆☆ 全文

メモリデバイスの構造およびその製造方法

TSMC 2023-09-14 Ferroelectric

主担当: Litho Litho

何の発明かメモリデバイスの構造とその製造方法

課題従来の半導体デバイスでは、データ密度の向上が難しくなっている。

解決手段異なる厚さのセミコンダクターレイヤーを使用し、強誘電体層を堆積してメモリスタックを作成する方法。従来は均一な厚さのセミコンダクターレイヤーを使用していた。

新規性半導体層には異なる厚さの部分が含まれており、強誘電体層を堆積してメモリスタックを作成する方法。従来は均一な厚さのセミコンダクターレイヤーを使用していた。

クレーム範囲基板上に底部電極層を形成し、その上に絶縁層と半導体層を順次形成する方法で、該半導体層には異なる厚さを持つ複数の部分が含まれている。

US20240032305A1 ★☆☆ 全文

メモリセルおよびメモリコンデンサの処理方法

FMC (Ferroelectric Memory GmbH) 2024-01-25 Ferroelectric

主担当: 設計設計

何の発明かメモリセルの構造を説明

課題従来のメモリセルでは、情報保持時間が短く、信頼性が低い問題がある。

解決手段新しいメモリ層スタックを使用し、異なる遷移金属の酸化物で構成されたサブレイヤーを交互に配置することで、信頼性と情報を長期保存できるようにした。

新規性従来は単一の遷移金属の酸化物を使用していたが、本発明では異なる遷移金属の混合材料を使用し、さらにその配列方法も異なる。

クレーム範囲記憶要素が自己発生的に形成されるメモリセルを含む記憶セル。この記憶セルには、第一電極、第二電極、および第一電極と第二電極間に配置された自己発生的に形成される記憶要素からなる記憶コンデンサが含まれる。

US20250098553A1 ★☆☆ 全文

多段階スイッチングを備えた強誘電体トンネル接合

Intermolecular, Inc. 2025-03-20 Ferroelectric

主担当: Metal Metal成膜熱処理Litho

何の発明か強誘電体トンネル接合の構造と製造方法を提案。

課題従来の材料は安定な誘電性を有さないため、多段階スイッチングが困難だった。

解決手段酸化ハフニウムと酸化ジルコニウムを含む結晶性強誘電体材料を使用し、4つの抵抗状態に安定な多段階スイッチングを実現した。

新規性従来は非一様な膜の堆積が難しかった。本発明では、特定の温度で堆積することで均一な膜を得た。

クレーム範囲約0.2nmから5nmの厚さを持つ酸化ハフニウムと酸化ジルコニウムを含む結晶性強誘電体材料を使用した、多段階スイッチング可能な強誘電体トンネル接合。

重要度の理由多段階スイッチングと安定な抵抗状態を実現した技術。

US20240023463A1 ★☆☆ 全文

ウェーハ基板の裏面にメモリデバイスを形成する方法、およびウェーハ基板の裏面にメモリデバイスを含むメモリセル

TSMC 2024-01-18 Ferroelectric

主担当: 設計設計

何の発明かメモリデバイスをウェーハ基板の裏面に形成する方法

課題半導体装置の微細化により、フロント側に十分なスペースが確保できない問題。

解決手段回路デバイスをフロント側に形成し、バック側からメモリデバイスを形成することで、スペース効率を向上。

新規性従来はフロント側に全てのデバイスを配置。本発明ではバック側にもメモリデバイスを配置。

クレーム範囲ワaffer基板の裏面部分に記憶装置を形成する方法は、以下の手順を含む：前面部分に回路装置を形成し、waffer基板の裏面部分を蚀刻して形成する。

重要度の理由BACKGROUND, SUMMARY, 独立クレーム

US20230027837A1 ★☆☆ 全文

薄膜強誘電体トランジスタの3次元メモリストリングアレイ

Sunrise Memory 2023-01-26 Ferroelectric

主担当: 設計設計

何の発明か薄膜強誘電体トランジスタによる3次元メモリストリングアレイの構築

解決手段FeFETを積層したアクティブストリップに垂直方向の制御ゲート電極とポラライズ可能な要素を配置し、データ記憶を行う。異なるアクティブストリップ間でポラライズ可能な要素を分離することで高密度化を実現。

新規性従来は平面的な構造を使用していたが、本発明ではFeFETを積層した3次元アレイに配置し、垂直方向の制御ゲート電極とポラライズ可能な要素を用いることで高密度化が可能となった。

クレーム範囲半導体素子の平面面に形成された3次元配列構造の NOR メモリストライン群からなるメモリ構造で、各ストランには複数の共有 Drain とソース領域を持つ薄膜フェロelectricトランジスタ(FeFET)が含まれている。

重要度の理由薄膜強誘電体トランジスタ, 3次元メモリストリングアレイ, FeRAM

US20220352380A1 ★☆☆ 全文

強誘電体電界効果トランジスタを組み込んだ半導体デバイス

TSMC 2022-11-03 Ferroelectric

主担当: 熱処理熱処理

何の発明か強誘電体電界効果トランジスタを組み込んだ半導体デバイス

課題従来のCMOSデバイスにフェロエレクトリックフィールドエフェクトトランジスタ（FeFET）を効率的に統合する方法が不足していた。

解決手段ゲートとソース/ドレイン間のビア構造上に強誘電体スタックを配置し、その上部にトポグラフィカルな電極を形成することでFeFETを統合した半導体デバイスを提供する。

新規性従来はゲートとソース/ドレイン間の直接的な接触が主流だった。本発明では、これらの間にビア構造を介して強誘電体スタックを設置することで、FeFETの統合を効率化した。

クレーム範囲ゲートとソース/ドレイン間のビア構造上に設けられた強誘電体スタックとそのトポグラフィカルな電極により、FeFETが半導体デバイス内に統合されている。

重要度の理由feFET, via, stack

US20240015952A1 ★☆☆ 全文

半導体構造およびその製造方法

TSMC 2024-01-11 Other

主担当: Litho Litho

何の発明かトランジスタと背面コンデンサを含む半導体構造の製造方法

課題ICの小型化と複雑化により、加工と製造が難しくなっている。

解決手段トランジスタ上に前面コンタクトと背面コンタクトを形成し、背面コンタクトに背面コンデンサを形成する。また、半導体を裏返して開口部を作り、そこにコンデンサを形成する。

新規性従来はトランジスタの正面にコンタクトとコンデンサを形成していたが、本発明では背面から形成することで、より効率的な構造を得ている。

クレーム範囲トランジスタ上に前面コンタクトと背面コンタクトを形成し、背面コンタクトに背面コンデンサを形成する半導体構造。また、半導体を裏返して開口部を作り、そこにコンデンサを形成する方法。

重要度の理由IC evolution, back-side contact, back-side コンデンサ

US20240008287A1 ★☆☆ 全文

半導体装置およびその製造方法

TSMC 2024-01-04 Ferroelectric

主担当: Litho Litho

何の発明か強誘電体メモリ構造とその製造方法

課題半導体装置の小型化により、記憶セル密度が増加し、安定した強誘電体層を実現することが難しくなっている。

解決手段強誘電体キャパシタは、1つの安定化層と1つ以上の強誘電体層または安定化層を含むスタックで構成され、これらは上部電極層と下部電極層の間に配置される。

新規性従来は単一の強誘電体層を使用していたが、本発明では安定化層を追加することで強誘電体相を安定化させている。

クレーム範囲半導体メモリ装置で、その特徴は基板上に設けられたトランジスタ構造と、該トランジスタ構造と電気的に接続されたフェロエレクトリック capacitor構造を含み、さらに該フェロエレクトリック capacitor構造にはトップ電極層、底部電極層およびフェロエレクトリック堆栈が含まれること。

重要度の理由強誘電体, コンデンサ, stabilizing_層

US20240008285A1 ★☆☆ 全文

階層型マルチコンデンサシングルトランジスタメモリシステムの裏面を公開

Intel 2024-01-04 Ferroelectric

主担当: 設計設計

何の発明か階層型マルチコンデンサシングルトランジスタメモリシステムの構築

課題半導体メモリ装置の密度とコストを向上させ、より安定した非揮発性記憶装置を実現する方法。

解決手段複数のコンデンサが共有プレートを持つアレイと、そのプレートに接続された単一のアクセストランジスタを使用してメモリ情報を格納し、異なる層で配置される複数のプラットラインを介してアクセスする方法。

新規性従来は独立したコンデンサを使用していたが、本発明では共有プレートを持つ多層構造のコンデンサを使用することで密度とコストを改善。

クレーム範囲複数のコンデンサと単一のアクセストランジスタを用いたメモリ装置で、共通プレートが上下に配置され、異なる層でプラットラインが接続される構造。

重要度の理由階層型マルチコンデンサシングルトランジスタメモリシステム

US20230163160A1 ★☆☆ 全文

半導体デバイス

Samsung 2023-05-25 Ferroelectric

主担当: 設計設計

何の発明か半導体装置におけるコンデンサ構造

解決手段反強誘電体と強誘電体を組み合わせた複層誘電層を使用し、異なる熱膨張係数を持つ2種類の誘電体を積層することで、コンデンサの electrostatic capacitance を向上させると共に、構造制御を容易にする。

新規性従来は単一の誘電体を使用していたが、本発明では反強誘電体と強誘電体の複層化により、熱膨張係数の差を利用してコンデンサ性能を向上させている。

クレーム範囲半導体装置において、この装置は capacitor を含み、該 capacitor は底電極、絶縁膜、上電極という順に第1方向に積層されている。第1方向は各底電極と絶縁膜の界面に対して垂直である。

重要度の理由反強誘電体と強誘電体の組合せ、異なる熱膨張係数

US12289894B1 ★☆☆ 全文

メモリおよびロジックアプリケーション用のトランジスタおよび積層平面コンデンサの製造方法

Kepler Computing 2025-04-29 Ferroelectric

主担当: Metal Metal

何の発明かトランジスタと積層平面コンデンサの製造方法

課題トランジスタ間の接続とコンデンサの積層化による設計上の困難性

解決手段橋構造を用いたトランジスタ間接続と、同一レベル内で異なる電極上に積層された trench コンデンサs の形成

新規性従来は独立したレベルでコンデンサを配置。本発明では同一のプレート電極上で複数のコンデンサを積層化し、トランジスタ間接続も橋構造により実現。

クレーム範囲1. 第1層内に複数のトランジスタを製造し、個々のトランジスタはソース、ドRAIN、ソースとドRAIN間に配置されたゲートから構成され、ドRAINにはドRAIN接触が接続されている方法。

US20230395134A1 ★☆☆ 全文

非線形極性材料ベースのマルチコンデンサビットセルの書き込み妨害軽減

Kepler Computing 2023-12-07 Ferroelectric

主担当: 設計設計

何の発明か非線形極性材料ベースのマルチコンデンサビットセルの書き込み妨害軽減

課題非選択コンデンサへの書き込み妨害を軽減する方法が不足している。

解決手段1TnC構造と多素子強誘電体ゲインビットセルを使用し、書き込み後キュアフェーズで妨害を軽減する。

新規性従来の非選択コンデンサへの妨害は頻繁なリフレッシュが必要だったが、本発明ではキュアフェーズで妨害を軽減できる。

クレーム範囲1TnC構造や多素子強誘電体ゲインビットセルを使用し、書き込み後キュアフェーズで非選択コンデンサへの妨害を軽減する装置とメソッド。

重要度の理由背景技術、解決手段、独立クレームに登場する語句を使用。

US20230395648A1 ★☆☆ 全文

コンデンサ及びその製造方法

TSMC 2023-12-07 Other

主担当: 設計設計

何の発明かコンデンサの製造方法

課題ICの小型化と複雑化により、プロセスが複雑になり、生産効率が低下し、電力消費が増加する。

解決手段多層スタックを形成して犠牲層を分段的に除去し、各ステップで異なる電極材料と誘電体を堆積することで、コンデンサの精密な構造を作成する。

新規性従来は一連の工程で全ての犠牲層を一度に除去。本発明では分段的に除去し、異なるステップで電極と誘電体を堆積することで、コンデンサの精密な構造を作成する。

クレーム範囲半導体製造方法において、基板上に垂直方向に積層した1次 Sacrificial レイヤーと2次 Sacrificial レイヤーの交互な多層スタックを形成し、その後、1次 Sacrificial レイヤーを除去して2次 Sacrificial レイヤー間に空隙を作り出す工程が含まれる。

US20230402496A1 ★☆☆ 全文

強誘電体不揮発性メモリデバイス

TetraMem 2023-12-14 Ferroelectric

主担当: 成膜成膜

何の発明か強誘電体不揮発性メモリデバイスの構築

課題従来の強誘電体材料は、特定の金属元素を格子間ドープすることで性能を向上させる必要がある。

解決手段金属酸化物に格子間ドーパントを導入し、その原子半径が金属元素の原子半径以下であるようにする。

新規性従来は金属元素のみを使用。本発明では、H, N, C, B, Fなどの元素も使用可能で、濃度制御が可能。

クレーム範囲Ferroelectric層に金属酸化物を介在ドープし、その中で非ガラス状原子半径を持つ元素を含む介在ドープ要素を含有する記憶デバイス。

重要度の理由強誘電体, interstitial_doping, metal_酸化物

US20230292525A1 ★☆☆ 全文

メモリ構造およびその形成方法

TSMC 2023-09-14 Ferroelectric

主担当: 熱処理熱処理Litho

何の発明かメモリ構造とその形成方法

課題従来のダイレクト型メモリデバイスは、BEOLレベルでの形成に挑戦しているが、既存プロセスや構造は完全には満足されていない。

解決手段導電フィーチャと強誘電体トンネル接合スタックを用いたメモリ構造の提案。また、特定の放射線透過性の金属酸化物を使用した上部電極層の形成方法も提示。

新規性従来は一般的な導電フィーチャと強誘電体トンネル接合スタックを使用していたが、本発明では特定の放射線透過性の金属酸化物を用いた上部電極層を提案している。

クレーム範囲半導体装置の構造において、第一絶縁層に配置された導電部と、その上に配置され、底電極層とフェロエレクトリック層から成るフェロエレクトリックトンネル接合(FJT)スタックがある。

重要度の理由背景技術、概要、独立クレームに登場する語句を用いて簡潔に記載

US20230371273A1 ★☆☆ 全文

半導体デバイス

TSMC 2023-11-16 Ferroelectric

主担当: Metal Metal

何の発明か半導体装置の構造を説明

課題従来の半導体デバイスでは、機能密度が向上する一方で、製造プロセスにおける最小構造サイズが縮小している。

解決手段本発明は、希土類金属酸化物を含む配向層を使用することで、強誘電体層と電極間の界面特性を改善し、半導体デバイスの性能を向上させている。

新規性従来は一般的な材料を使用していたが、本発明では希土類金属酸化物を含む配向層を使用することで、強誘電体層との相溶性と界面特性を改善している。

クレーム範囲半導体装置において、まず第一電極層、鉄電層、希土類金属酸化物を含む第1アライメント層、および第二電極層が設けられ、また鉄電層と第1アライメント層は配置されている。

重要度の理由半導体デバイス, 強誘電体层, 配向层, 希土類金属酸化物

US20230363173A1 ★☆☆ 全文

強誘電体メモリデバイスの形成方法

TSMC 2023-11-09 Ferroelectric

主担当: 成膜成膜熱処理Litho

何の発明か強誘電体メモリデバイスの形成方法

課題従来の非揮発性記憶装置では、直接O相の強誘電体層を形成することが難しかった。

解決手段異なる前駆体を複数回提供することでO相の強誘電体層を形成するALDプロセスを使用している。

新規性従来は単一または混合した2つの前駆体のみを提供していたが、本発明では3つの前駆体を同時または順次提供することでO相の強誘電体層を形成する。

クレーム範囲ALDプロセスを使用してゲート電極とチャネル層間に異なる前駆体を複数回提供し、O相の強誘電体層を直接形成する方法。

重要度の理由強誘電体, ALD

US20220336595A1 ★☆☆ 全文

三重構造セルおよびそれを含む要素

Korea Advanced Institute Of Science And 2022-10-20 Ferroelectric

主担当: 熱処理熱処理

何の発明か三重構造セルを提供する。

課題従来の単層または二重構造セルでは、高温度での熱処理が必要で、これがデバイス性能に悪影響を与える可能性がある。

解決手段本発明は低温度での熱処理により優れた誘電性を実現する三重構造セルを提供し、これにはTiO2の上部誘電体層とHfO2の下部誘電体層が含まれる。

新規性従来は高温度での熱処理が必要だったが、本発明では350°C〜400°Cの低温度での急速熱処理工序により優れた誘電性を実現する。

クレーム範囲三重構造セルには、分極性材料層、その上に配置された上部誘電体層、そしてその下に配置された下部誘電体層が含まれる。また、製造方法では、まず下部誘電体層を形成し、次にその上に分極性材料層を形成し、さらにその上に上部誘電体層を形成する。

US20220231036A1 ★☆☆ 全文

メモリデバイスおよびその製造方法

TSMC 2022-07-21 Ferroelectric

主担当: 成膜成膜

何の発明か強誘電体層を含む集積回路デバイスとその製造方法を開示。

課題非揮発性メモリとして使用される強誘電体層に塩素が存在すると、TDDB率やBTIが悪化する問題。

解決手段 chlorine-free のガス前駆体から強誘電体層を形成することで、TDDB率とBTIを改善し、1 ppm以下の塩素含有量を確保。

新規性従来は塩素が含まれる前駆体を使用していたが、本発明では chlorine-free の前駆体を使用することで、強誘電体層の TDDB率と BTI を改善。

クレーム範囲半導体装置において、フェロエレクトリック層を有し、その層に塩素が1ppm未満含まれる装置。

重要度の理由chlorine-free, TDDB rate, 強誘電体層

US20230022629A1 ★☆☆ 全文

反強誘電体薄膜構造およびそれを含む電子デバイス

Samsung 2023-01-26 Ferroelectric

主担当: 設計設計

何の発明か反強誘電体薄膜構造とその電子デバイス

解決手段ハフニウム酸化物の反強誘電体相を含む誘電体層と、その中に酸化物を含む挿入層を持つ薄膜構造。これによりヒステリシスの少ない動作電圧範囲が確保できる。

新規性従来はハフニウム酸化物に有機または無機のドープを加えることで反強誘電体相を得たが、本発明では特定の元素（Y, Al, Ti, Sr, Zr, La, N）を50%未満でドープすることで効果的に得られる。

クレーム範囲ハフニウム酸化物の反強誘電体相を持つ誘電体層と、その中に酸化物を含む挿入層を持つ薄膜構造。さらに電子デバイスでは、この薄膜構造が下電極と上電極間に配置される。

重要度の理由反強誘電体相、ハフニウム酸化物

US20230301113A1 ★☆☆ 全文

メモリおよびロジック用のドレイン結合型非線形極性材料ベースのコンデンサ

Kepler Computing 2023-09-21 Ferroelectric

主担当: Metal Metal

何の発明かドレイン結合型非線形極性材料ベースのコンデンサを含むメモリおよびロジックデバイス

課題コンデンサとlogic interconnectsの間隔が縮小されるにつれて、コンデンサ間の接続やroutingが困難になる。

解決手段共通電極を持つコンデンサ構造を提案し、perovskite材料を使用してmemory devicesと直接接触するplate 電極を形成する。

新規性従来は独立したコンデンサとinterconnectsを使用していたが、本発明では共通電極を持つコンデンサとplate 電極を導入することで、より効率的なcharge storageを実現している。

クレーム範囲半導体システムで、第一領域にはトランジスタがあり、そのトランジスタはソース、ドRAIN、ゲートを有し、ドRAINとゲートにそれぞれ接触部が接続されている。また、メモリがトランジスタに接続されている。

US20230284456A1 ★☆☆ 全文

オフセットの有無にかかわらず積層および折り畳み式平面メモリ素子を有する1つのトランジスタとn個のメモリ素子に基づくメモリビットセル

Kepler Computing 2023-09-07 Ferroelectric

主担当: 設計設計

何の発明かトランジスタとメモリ素子を組み合わせたビットセルの構造

課題非揮発性記憶体は高書きエネルギー、低密度、および高消費電力を引き起こし、多コンデンサs の使用は大面積を占めるため、低消費電力でコンパクトなデバイスに適さない。

解決手段トランジスタと平面メモリ素子の組み合わせによりビットセルを作成し、これらの素子は共通ノードに沿って垂直に積層され、折り畳まれる。さらに、メモリ素子は金属電極を介して共通ノードに接続される。

新規性従来のメモリ素子は大面積を占めるが、本発明では垂直に積層され折り畳まれることで面積効率が向上し、多コンデンサs の使用による問題を解決する。

クレーム範囲トランジスタと平面メモリ素子の組み合わせによりビットセルを作成し、これらの素子は共通ノードに沿って垂直に積層され折り畳まれる。

重要度の理由stacked and folded configuration, planar memory elements

US20230093076A1 ★☆☆ 全文

強誘電体半導体装置およびその欠陥密度の抽出方法

Samsung 2023-03-23 Ferroelectric

主担当: 熱処理熱処理

何の発明か強誘電体半導体デバイスとその欠陥密度の抽出方法

課題絶縁層や界面における欠陥がデバイス性能に与える影響を正確に評価することが難しい。

解決手段低周波ノイズ解析と電流-電圧測定法を使用して、絶縁層の体欠陥密度と界面欠陥密度を定量的に監視・制御する。

新規性従来は単一の欠陥密度のみを評価していたが、本発明では絶縁層の体欠陥密度と界面欠陥密度を分けて評価できる。

クレーム範囲絶縁層の体欠陥密度と界面欠陥密度を定量的に監視・制御するための構造と方法。

重要度の理由絶縁層と界面の欠陥密度を定量的に評価できる技術

US20220254795A1 ★☆☆ 全文

ハフニウムジルコン酸塩をベースとした強誘電体デバイスおよびその製造方法

imec 2022-08-11 Ferroelectric

主担当: Metal Metal成膜熱処理

何の発明かHZOベースの強誘電体デバイスとその製造方法

解決手段HZO層をランタノイド系列元素と希土類元素で共摻することで、高い残留分極電荷と長寿命特性を実現。

新規性従来は単一元素摻杂，本発明ではランタノイド系列元素と希土類元素の組み合わせによる共摻が特徴。

クレーム範囲1. 一次電極と二次電極を挟み、ドープされた铪锆酸層（HZO層）を持つ電気歪半導体装置で、該HZO層はフェロelectric層であり、少なくとも2つの非ゼロ残存極化特性を持ちます。

重要度の理由HZO, 強誘電体

US20230251828A1 ★☆☆ 全文

多数決ゲートまたは少数決ゲートを備えた非同期キャリーリップル加算器

Kepler Computing 2023-08-10 Ferroelectric

主担当: 設計設計

何の発明か非同期キャリーリップル加算器の構造

課題伝統的な非同期回路では、高電圧条件が必要で低電圧条件下での実装が困難。

解決手段多数決ゲートや少数決ゲートを使用し、トランジスタスタックを削減することで低電圧条件でも動作可能にした。

新規性従来は複数のトランジスタスタックが必要だったが、本発明では容量性構造と多数決/少数決ゲートを使用し、トランジスタスタックを大幅に削減した。

クレーム範囲半導体装置において、複数の非同期全加算器（其中包括一个第一非同步全加算器和一个第二非同步全加算器，其中第一非同步全加算器包含一组多数门和/或少数门）とその構造を含む。

重要度の理由多数決ゲート, 少数決ゲート, 非同期全加算器

US20230246062A1 ★☆☆ 全文

ペロブスカイト材料ベースのメモリデバイスの統合のための急速熱アニール(RTA)手法

Kepler Computing 2023-08-03 Ferroelectric

主担当: Metal Metal熱処理

何の発明かペロブスカイト材料を含むメモリデバイスの製造方法

課題高温度処理に敏感なロジック回路と、高性能なフェロエレクトリックやパラエレクトリックデバイスとの統合が困難。

解決手段短時間の急速熱アニール（RTA）を使用して、ペロブスカイト材料を含むメモリデバイスを製造し、高性能な電極構造を形成する。

新規性従来は高温処理が必要だったが、本発明では短時間のRTAにより高性能なデバイスを実現。

クレーム範囲半導体メモリ装置において、第一電極に含有される第1 conducティブ非線形極性物質が第1粒界長を有し、その上部にはペロビキット材料を含むダイレクトルayerが配置されている。

重要度の理由高温度処理、短時間RTA、ペロブスカイト材料

US20230140053A1 ★☆☆ 全文

半導体構造およびその形成方法

TSMC 2023-05-04 Other

主担当: Litho Litho

何の発明か金属含有ゲート構造とその形成方法を提供する。

課題既存のゲート形成法では高誘電層に残存物が存在し、デバイス性能に影響を与える可能性がある。

解決手段新しいゲート形成法により、金属含有ゲートと高誘電層の間に突出部を形成し、その上にスペーサーを配置することで、高いデバイス性能を達成する。

新規性従来は高誘電層に残存物が残ることがあり、本発明では金属含有ゲートと高誘電層の間に突出部を形成し、その上にスペーサーを配置することで解決している。

クレーム範囲半導体構造は、基板層、その上に配置された金属含有ゲート、および基板層と金属含有ゲート間にある突出部を持つ高k層を備えたもので、該高k層は金属含有ゲートの底部から突出している。

US20220238551A1 ★☆☆ 全文

参照ビットライン構造を備えた準揮発性メモリ

Sunrise Memory 2022-07-28 Other

主担当: 設計設計

何の発明か半導体メモリデバイスの構造を提案する。

課題3次元配列内のストレージトランジスタの読み取り動作において、誤読や信頼性低下を防ぐ方法。

解決手段データ保存用のストリングと参照ビットライン構造を分離し、異なるワードライングループを使用して読み取り操作を行うことで、誤読を軽減する。

新規性従来は同一ワードラインに接続された全てのストレージトランジスタが同時に選択される。本発明では、特定のワードライングループに接続されたストレージトランジスタのみを選択する。

クレーム範囲半導体メモリ装置で、平行な第1方向に並んだ複数のストリングを有し、各ストリングには第2方向に配列された Drain トランジスタが含まれるストレージトランジスタから成るストリンギング配列を含むもの。

重要度の理由3-dimensional arrays, storage transistors, word lines, bit line

US20230223936A1 ★☆☆ 全文

積層線形または常誘電体平面コンデンサを備えた非同期コンセンサス回路

Kepler Computing 2023-07-13 Ferroelectric

主担当: 設計設計

何の発明か非同期コンセンサス回路の構築

課題従来の非同期回路は低電圧条件での使用が困難であり、面積と帯域幅も制約されていた。

解決手段新しい非同期回路では、閾値ゲートや多数決ゲートを使用し、平面型積層コンデンサを採用することで低電圧条件でも動作可能にし、面積と帯域幅の改善が図られている。

新規性従来は複数段階のトランジスタスタックを使用していたが、本発明では平面型積層コンデンサを用いることで低電圧条件での動作が可能となった。

クレーム範囲半導体装置において、第一入力と第二入力から受信した情報を基に合意出力を生成する合意回路を備え、この合意出力は第一入力と第二入力の合意状態を示す。

重要度の理由非同期回路、平面型積層コンデンサ

US20230013047A1 ★☆☆ 全文

集積回路装置およびその製造方法

TSMC 2023-01-19 Other

主担当: 設計設計

何の発明かゲート構造とチャネル層を有する集積回路装置及其製造方法

課題従来の半導体技術では、多機能集積回路上での電子部品やトランジスタ構造の形成と統合が難しかった。

解決手段異なるゲート構造（第1ゲートと第2ゲート）を有するチャネル層とソース・ドレイン構造を設け、多機能集積回路の製造を可能にした。

新規性従来は単一のゲート構造のみ。本発明では、異なるゲート構造（第1ゲートと第2ゲート）を使用し、データ記憶層を持つプログラミングゲートを導入した。

クレーム範囲半導体基板上に形成されたチャネル層の両側にゲート構造を設け、それぞれ異なる機能を持つゲート電極とコンタクトを有する集積回路装置。

US20220189526A1 ★☆☆ 全文

強誘電体選択トランジスタを実装した不揮発性アナログ抵抗メモリセル

IBM 2022-06-16 Ferroelectric

主担当: 設計設計

何の発明か不揮発性アナログ抵抗メモリセルを構成する強誘電体選択トランジスタと抵抗メモリデバイス

課題ニューロムフォックコンピューティングシステムや人工神経ネットワークで使用される不揮発性アナログ抵抗メモリセルの導通率調整技術を改善すること。

解決手段強誘電体フィールド効果トランジスタ（FeFET）を使用した選択トランジスタと、そのゲートからドレインまで接続された可変コンダクタンスを持つ抵抗メモリデバイスを組み合わせること。

新規性従来は単純なフィールド効果トランジスタを使用していたが、本発明では強誘電体フィールド効果トランジスタを使用することで、より精密な導通率制御を実現した。

クレーム範囲半導体装置であって、非揮発性アナログ抵抗メモリセルを含み、該セルは抵抗メモリデバイスと第1選択トランジスタから構成され、該抵抗メモリデバイスには第一電気歪フィールド効果トランジスタ(FeFET)デバイスが含まれ、該第1選択トランジスタにはゲート-terminalが設けられている。

重要度の理由背景技術、解決手段、独立クレームに登場する語句を使用

US11652487B1 ★☆☆ 全文

多数決ゲートまたは少数決ゲートロジックによって非同期に制御される並列プルアップおよびプルダウンネットワーク

Kepler Computing 2023-05-16 Ferroelectric

主担当: 設計設計

何の発明か非同期回路の構造を説明

課題従来の非同期回路では電源レベルが高く、面積とスループットが制約されていた。

解決手段閾値ゲートや多数決/少数決ゲートを使用し、低電圧での動作を可能にすると共に、面積とスループットの改善を図る。

新規性従来は高電源レベルが必要だったが、本発明では1V未満の電源でも動作可能。また、3分の1の面積削減と2倍のスループット向上を達成。

クレーム範囲半導体装置において、第一の多数または少数ゲートが第一の入力セットから第一の出力を生成し、その生成は第一の多数または少数関数と第一の入力セットの論理値に基づいている。その後、第一トランジスタに関する詳細が続く。

重要度の理由多数決ゲート, 少数決ゲート, 非同期回路, 低電圧動作, 面積削減, スループット

US20230189532A1 ★☆☆ 全文

メモリセル、メモリセル配置、およびそれらの方法

FMC (Ferroelectric Memory GmbH) 2023-06-15 Ferroelectric

主担当: Metal Metal成膜熱処理

何の発明かメモリセルの構造と製造方法を説明

課題メモリセル内のデータ保持に必要な熱管理が困難である。

解決手段断熱層を使用して、埋め込み構造を通じてメタライゼーション層への熱伝導を低減し、自発分極コンデンサ構造を形成する。

新規性従来は一般的な材料を使用していたが、本発明では断熱層と自発分極コンデンサ構造の組み合わせにより、メタライゼーション層への熱伝導を低減している。

クレーム範囲断熱層と埋め込み構造内に自発分極コンデンサ構造を形成するメモリセルの構造とその製造方法。

重要度の理由断熱層と自発分極コンデンサ構造

US20230163190A1 ★☆☆ 全文

セリウムドープ強誘電体材料および関連デバイスと方法

The Board Of Trustees Of The Leland Stan 2023-05-25 Ferroelectric

主担当: 成膜成膜熱処理

何の発明かセリウムドープされたハフニウムジルコニウム酸化物の強誘電体層と関連デバイス

課題HZO材料のサイクル耐久性が不足しており、商用製品での実装に制約がある。

解決手段セリウムをドープしたHZO層を使用し、高いサイクル耐久性能と操作電圧範囲の調整を可能にする。

新規性従来はHZO材料のサイクル耐久性が不足していた。本発明ではセリウムドープにより大幅な改善を実現。

クレーム範囲半導体装置には、サブstrateと、セリウムドープが含まれるHfxZr1−xO2（0≤x<1）の鐵電層が設けられたものが含まれる。

US11696450B1 ★☆☆ 全文

多要素非線形極性材料ベースのゲインメモリビットセルのコモンモード補償

Kepler Computing 2023-07-04 Ferroelectric

主担当: 設計設計

何の発明か非線形極性材料を用いたゲインメモリビットセル

課題非可逆記憶素子では時間経過による電荷劣化と隣接素子アクセス時の干渉が問題となる。

解決手段非線形極性材料のコンデンサに等価誘電体コンポーネントのスイッチングを補償するため、明示的な誘電体コンデンサを追加し制御する。

新規性従来は非線形極性材料のコンデンサのみを使用。本発明ではその上に等価誘電体コンポーネントのスイッチングを補償するための明示的な誘電体コンデンサを追加。

クレーム範囲半導体装置において、ノードと接続された第1非線形極性 Capacitor と、第1 Plates-Line に接続された第2非線形極性 Capacitor を含む。

US20220352379A1 ★☆☆ 全文

改良された強誘電体特性を有する強誘電体メモリデバイスおよびその製造方法

TSMC 2022-11-03 Ferroelectric

主担当: 成膜成膜熱処理

何の発明か強誘電体フィールドエフェクトトランジスタ（FeFET）および強誘電体ランダムアクセスメモリ（FeRAM）

課題半導体デバイス材料と強誘電体材料の統合が難しく、適切な強誘電体特性を維持するのが難しい。

解決手段原子層堆積（ALD）プロセスを使用し、特定のパラメータ制御により、均一性の高い結晶粒径を持つ強誘電体層を作成する。

新規性従来は比較的小さな平均粒径の強誘電体層を形成していたが、本発明では7nm以上の平均粒径を持つ強誘電体層を形成できる。

クレーム範囲FeFETおよびFeRAMデバイスには特定の構造要素（ゲート電極、半導体チャネル層、ゲートダイエルキット材料、ソース・ドRAIN電極）が含まれる。また、FeRAMデバイスではコンデンサも含む。

重要度の理由強誘電体, ALD, FeRAM

US20230063038A1 ★☆☆ 全文

メモリデバイスおよびその形成方法

TSMC 2023-03-02 Ferroelectric

主担当: 設計設計

何の発明か3Dメモリデバイスとその形成方法

課題従来のメモリデバイスでは、高速書き込み/読み取り速度と小型化が求められるが、これらの要件を満たす技術が不足していた。

解決手段本発明は、3Dメモリ配列を形成し、各メモリセルには薄膜トランジスタと強誘電体材料を使用することで高速書き込み/読み取り速度と小型化を達成している。

新規性従来のメモリセルでは単純なトランジスタ構造が使用されていた。本発明では、酸化物半導体層と強誘電体材料を使用することで高速化と小型化が実現されている。

クレーム範囲独立特許請求の範囲1は、薄膜トランジスタを含むメモリセルの構造を保護しており、その中にはメモリフィルムと酸化物半導体層が含まれている。また、独立特許請求の範囲10は、3Dメモリデバイス全体の構造を保護している。

US20230047356A1 ★☆☆ 全文

半導体装置およびその製造方法

TSMC 2023-02-16 Ferroelectric

主担当: 成膜成膜熱処理

何の発明か半導体装置とその製造方法

課題従来の半導体装置では、ゲート層や強誘電体層の材料が限定されており、性能向上に制約があった。

解決手段本発明は、ゲート層、半導体層、および強誘電体層の特定の組み合わせを使用することで、高い電気特性を実現する半導体装置を提供している。

新規性従来はIII族元素、希土類元素、VI族元素を含む材料が使用されていたが、本発明ではV族元素も含む特定の組み合わせを使用することで、より優れた性能を達成した。

クレーム範囲半導体デバイスにおいて、ゲート層と Semiconductor layer とを有し、両層間には Group III 成分、希土類元素および Group VI 成分を含む第1材料からなる Semiconductor layer に配置された Ferroelectric layer を備えている。

重要度の理由半導体装置, 負荷, 強誘電体層

US20220231050A1 ★☆☆ 全文

記憶装置およびその形成方法

TSMC 2022-07-21 Ferroelectric

主担当: 設計設計

何の発明か記憶装置とその形成方法

課題従来の3Dメモリデバイスは、完全な非破壊読み出しや高速プログラム/エラー操作が不十分である。

解決手段多層スタックをアレイ領域に配置し、その端部を階段構造に形成することで、複数のメモリセルを側壁に配置する。さらに、少なくとも2つの導電性コンタクトを電気的に接続して、共通のワードラインを使用する。

新規性従来は平面的なメモリデバイスを使用していたが、本発明では3Dメモリデバイスを採用し、複数のメモリセルを側壁に配置することで高密度化と低消費電力を実現。

クレーム範囲記憶装置は、基板上に多層スタックと複数のメモリセルを形成し、その端部を階段構造に形成する。さらに、導電性コンタクトを配置して共通のワードラインを使用する。

重要度の理由多層スタックとメモリセルの配置方法

US20220285396A1 ★☆☆ 全文

強誘電体メモリデバイス、強誘電体メモリデバイスの製造方法および半導体チップ

TSMC 2022-09-08 Ferroelectric

主担当: 設計設計

何の発明か強誘電体メモリデバイスの構造と製法

課題従来のフェロエレクトリックFETでは、界面での欠陥形成が性能に影響を及ぼす。

解決手段ゲート電極とチャネル層間の介電層として窒素を含むブロッキング層を使用することで、界面での欠陥を抑制し、デバイス性能を向上させる。

新規性従来は単一材料のブロッキング層を使用。本発明では窒素を含むブロッキング層を使用する。

クレーム範囲ゲート電極とチャネル層間の介電層として窒素を含むブロッキング層を持つフェロエレクトリックFETの構造。

US20220344403A1 ★☆☆ 全文

メモリデバイス、その製造方法、およびそれを備えた半導体装置

TSMC 2022-10-27 Other

主担当: CMP CMPLitho

何の発明かメモリデバイスとその製造方法

課題選択子の側壁がパターンプロセスで傷つく問題

解決手段メモリピラー形成後で選択子を形成することで、選択子の側壁からエッチングによる損傷を防ぐ。

新規性従来はメモリピラー形成前に選択子を形成していたが、本発明ではメモリピラー形成後で選択子を形成することで、選択子の側壁からエッチングによる損傷を防ぐ。

クレーム範囲半導体メモリ装置で、複数のビット線が第1方向に延伸し、異なる第2方向に延伸する複数のワード線がこれらのビット線の上部に配置され、さらにこれら間には複数のメモリ支柱が配置されている。

重要度の理由選択子の側壁保護

US20210408117A1 ★☆☆ 全文

メモリセル用マルチゲートセレクタスイッチおよびその形成方法

TSMC 2021-12-30 Ferroelectric

主担当: 設計設計

何の発明かメモリ構造とその形成方法を提供する。

課題TFTsにおける低on電流により、メモリセルのスイッチング性能が低下している。

解決手段高誘電率層上に垂直方向のチャネル層を設け、上下のワードラインで制御する双gate構造を用いることで、高いon電流を実現し、メモリセルのスイッチング性能を向上させる。

新規性従来は単一ゲートのTFTを使用していたが、本発明では上下のワードラインで制御する双gate構造を採用することで、高いon電流を実現している。

クレーム範囲半導体メモリ構造で、第一字線、第二字線、これらに配置された高kダイレクト开奖，以及半导体材料构成的通道层、第一ソース電極と第二ソース電極を含む。

重要度の理由高誘電率層と垂直方向のチャネル層、双gate構造

US20210408223A1 ★☆☆ 全文

不連続シード構造を有する強誘電体トンネル接合デバイスおよびその形成方法

TSMC 2021-12-30 Ferroelectric

主担当: 設計設計

何の発明か強誘電体トンネル接合デバイスとその形成方法

課題フェロエレクトリック層の適切な結晶構造を形成することが困難である。

解決手段不連続シード構造を使用し、金属粒子が強誘電体層の正交単形構造の形成を促進する。

新規性従来は連続的なシード層を使用していた。本発明では不連続なシード構造を使用することで、特定の結晶構造を得ることができる。

クレーム範囲半導体メモリデバイスにおいて、記憶セルは以下の層から構成される：下電極層、その上に配置された高kダイレクトルayer、その上に配置された断続的な種子構造（金属粒子で形成）、そして種子構造の上に配置されたフェロelectric層。

重要度の理由不連続シード構造, 強誘電体層, 正交単形構造

US20210398990A1 ★☆☆ 全文

金属-Fe界面層を有する強誘電体トンネル接合デバイスおよびその形成方法

TSMC 2021-12-23 Ferroelectric

主担当: 設計設計

何の発明か強誘電体トンネル接合デバイスとその形成方法

課題強誘電体層の斜方晶相を形成することが難しく、記憶装置の性能向上が望まれる。

解決手段界面金属層を介して斜方晶相を形成し、記憶装置の性能を向上させる。

新規性従来は単純な強誘電体層を使用していたが、本発明では界面金属層を用いて斜方晶相を形成する。

クレーム範囲半導体装置において、フェロelectric構造が介電層、その上に配置されたフェロelectric層、およびフェロelectric層の上に配置された界面金属層から成り立っており、該界面金属層は正方晶相の形成を誘導する機能がある。

重要度の理由斜方晶相の強誘電体層の形成

US20210376156A1 ★☆☆ 全文

隆起ソース/ドレイン酸化物半導体薄膜トランジスタおよびその製造方法

TSMC 2021-12-02 Other

主担当: 設計設計

何の発明か隆起ソース/ドレイン酸化物半導体薄膜トランジスタの製造

課題従来のフロントエンド・オブ・ライン（FEOL）に配置されたトランジスタの小型化が難しくなっていること。

解決手段チャネル領域よりもソース/ドレイン領域の厚さが大きい隆起型酸化物半導体薄膜トランジスタをBEOLで製造すること。

新規性従来はチャネルとソース/ドレイン領域の厚さが同じだった。本発明では、ソース/ドレイン領域の厚さがより厚い隆起型トランジスタをBEOLで製造できる。

クレーム範囲チャネル領域よりもソース/ドレイン領域の厚さが大きい酸化物半導体薄膜トランジスタとその製造方法。

重要度の理由隆起型酸化物半導体薄膜トランジスタ, BEOL

US20240172451A1 ★☆☆ 全文

容量性メモリ構造、メモリセル、電子デバイス、およびそれらの方法

FMC (Ferroelectric Memory GmbH) 2024-05-23 Ferroelectric

主担当: Metal Metal成膜熱処理Litho

何の発明かキャパシターメモリ構造を製造する方法

課題従来のメモリセルは、特定の結晶学的組織や欠陥密度を持つ機能層の形成が困難であり、性能向上に制約があった。

解決手段遷移金属酸化物を真空蒸着して結晶化し、電極と自発分極メモリ層の形成プロセスで特定の結晶学的組織や欠陥密度を達成する方法。また、特定元素を含む铪氧化物を使用したメモリ層も提案。

新規性従来は遷移金属酸化物または金属窒化物のみを使用し、その自発分極特性を形成していたが、本発明では特定の結晶学的組織や欠陥密度を持つ機能層を形成する方法を提案。

クレーム範囲キャパシターメモリ構造は、特定の電極と自発分極メモリ層を有し、その層は遷移金属酸化物または铪氧化物から成り立つ。また、複数のテキストuredサブレイヤーを持つメモリ構造も含まれる。

重要度の理由遷移金属酸化物, 自発分極メモリ層, 欠陥密度

US20220005923A1 ★☆☆ 全文

誘電体層を含む薄膜構造およびそれを用いた電子デバイス

Samsung 2022-01-06 Ferroelectric

主担当: 成膜成膜

何の発明か誘電体層を含む薄膜構造と電子デバイスの形成方法

解決手段低濃度で均一にドープされた蛍石型構造の誘電体層を使用し、その厚さが一定である薄膜構造と電子デバイスを形成する。

新規性従来は高濃度のドーパントを使用していたが、本発明では低濃度で均一にドープされた誘電体層を使用することで強誘電性を実現している。

クレーム範囲1. 最初の材料層に配置されたダイレクトリーク材質層を有する薄膜構造であって、該ダイレクトリーク材質層はフローリット構造を持つマトリックス材質とドンペントを含み、濃度平均値に対する濃度標準偏差の比を含むもの。

重要度の理由ratio of concentration mean to concentration standard deviation, thickness uniformity

US20220139935A1 ★☆☆ 全文

メモリデバイスおよびその製造方法

TSMC 2022-05-05 Ferroelectric

主担当: 成膜成膜熱処理

何の発明か強誘電体層を含む集積回路デバイスの製造方法

課題非揮発性メモリデバイスにおける経時的絶縁破壊とバイアス温度不安定性の改善

解決手段無塩素前駆体を使用した原子層 deposiiton (ALD) 法による強誘電体層の形成、金属化合物から直接強誘電体層の形成

新規性従来は塩素を含む前駆体を使用していたが、本発明では塩素を含まない前駆体を使用することで経時的絶縁破壊とバイアス温度不安定性の改善が可能となった。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句

US20220238690A1 ★☆☆ 全文

半導体デバイス、強誘電体コンデンサおよび積層構造

TSMC 2022-07-28 Ferroelectric

主担当: 設計設計

何の発明かゲートスタックに強誘電体層と半導体酸化物層を配置したフィールドエフェクトトランジスタ

課題従来のFeFETでは、ゲート電極と強誘電体層が直接接触し、性能低下や製造工程の問題がある。

解決手段金属ゲート電極と強誘電体層間に半導体酸化物層を配置することで、強誘電体コンデンサ機能とトランジスタ性能の両立を達成。

新規性従来は金属ゲート電極と直接接触していたが、本発明では金属ゲート電極と半導体酸化物層との間にある強誘電体層がある。

クレーム範囲ゲートスタックに金属ゲート電極、強誘電体層、半導体酸化物層を配置し、その上にチャネル層とソース/ドレイン電極を形成した半導体デバイス。

重要度の理由金属ゲート電極、強誘電体層、半導体酸化物層

US20210375937A1 ★☆☆ 全文

記憶装置およびその形成方法

TSMC 2021-12-02 Ferroelectric

主担当: 設計設計

何の発明かメモリデバイスとその形成方法

課題3Dメモリデバイスの開発において、従来の平面型メモリに比べて新たな問題が生じている。

解決手段複数の導電層と誘電体層を交互に積層した層スタック上に複合ピラー構造を形成し、その内部にチャネル層と強誘電体層を配置することで、高性能なメモリデバイスを実現する。

新規性従来の平面型メモリでは直接接触していた部品間を誘電体ピラーで隔離し、導電性ピラーを埋め込むことで、より高度な構造を実現。

クレーム範囲半導体装置であって、基板上に配置された層スタックと、該層スタック内を貫通する複数の複合柱構造とを含むもの。層スタックは、導電層と絶縁層との交互な積み重ねから成る多層構造である。

重要度の理由3D memory, 強誘電体

US20210399052A1 ★☆☆ 全文

メモリデバイスおよびその形成方法

TSMC 2021-12-23 Other

主担当: Litho Litho

何の発明かメモリデバイスとその形成方法を提供する。

課題従来のメモリデバイスでは、トランジスタとデータ記憶構造の形成が複雑化し、製造プロセスの複雑性が増加していた。

解決手段ゲートピラー構造を用いたトランジスタと、その周囲に配置されたチャネル層や電極により、メモリデバイスの形成方法を簡略化している。また、共通の導電層を使用することで、データ記憶構造との接続性も向上させている。

新規性従来は独立したトランジスタとデータ記憶構造が形成されていたが、本発明ではトランジスタのドレイン電極とデータ記憶構造の第1電極が共通の導電層を共有することで、接続性と製造効率を向上させている。

クレーム範囲独立クレーム1は、ゲートピラー構造を持つトランジスタとその周囲に配置されたチャネル層や電極、さらにデータ記憶構造が特徴的なメモリデバイスを形成する方法を保護している。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用。

US20220181494A1 ★☆☆ 全文

半導体装置およびその形成方法

TSMC 2022-06-09 Ferroelectric

主担当: 成膜成膜Litho

何の発明かQAFE層を形成する方法とゲート電極を設置した半導体装置

課題MOSFETのサブシフト特性を改善すること。

解決手段ALDサイクルを使用してQAFE層を形成し、ゲート電極を設置することでサブシフト特性を向上させる。

新規性従来は単一元素の酸化物を使用していたが、本発明ではZrとHfの混合物を用いることでより優れた性能を得る。

クレーム範囲半導体製造方法において、基板に界面層を形成し、その上に原子層 deposiiton（ALD）サイクルにより形成した準反フェロエレクトリック（QAFE）層を形成する步骤。

重要度の理由ALD, QAFE

US20210398994A1 ★☆☆ 全文

メモリセルアレイ用ゲート型強誘電体メモリセルおよびその形成方法

TSMC 2021-12-23 Ferroelectric

主担当: 設計設計

何の発明かゲート型強誘電体メモリセルおよびその形成方法

課題従来のメモリセルでは、データの書き換え時に高いエネルギーが必要で、信頼性が低い問題があった。

解決手段本発明は、ゲート型強誘電体メモリセルを用い、ピラー半導体チャネルと金属下部電極との間の容量結合によりデータを記憶し、ゲート電極で制御することでエネルギー効率を向上させた。

新規性従来は水平方向に配置されたメモリセルに対して、本発明では垂直方向に配置したピラー半導体チャネルを使用し、さらにゲート電極が管状で周囲を囲む構造とした。

クレーム範囲半導体デバイスには、以下の構造を有するゲート制御型フェロ電記憶セルが含まれる：基板上方に配置された絶縁材料層、金属底 Electrode と接触するフェロ電絶縁層、および該金属底 Electrode の上面に設けられた金属底 Electrode 。さらに、柱状半導体部も含む。

重要度の理由強誘電体, 3D_memory, FeRAM

US20210057455A1 ★☆☆ 全文

ドープ酸化ハフニウムのin SITU水素プラズマ処理による強誘電性と熱保持

University Of Florida Research Foundatio 2021-02-25 Ferroelectric

主担当: 成膜成膜

何の発明か酸化ハフニウム膜の製造方法とそのデバイス

課題FeRAMのスケーラビリティとCMOSプロセスとの統合が難しい。

解決手段ハフニウムまたはジルコニウムの前駆体を堆積し、酸素プラズマ処理を行い、その後水素プラズマ処理することで酸化物膜に酸素空孔を作り出し、強誘電性と熱保持性能を向上。

新規性従来は単層の酸化膜を形成後直ちに水素プラズマ処理を行うことなく、酸素プラズマ処理を行った後に水素プラズマ処理を行うことで酸素空孔を作り出す。

クレーム範囲ハフニウムまたはジルコニウムの前駆体を堆積し、酸素プラズマ処理を行い、その後水素プラズマ処理することで酸化膜に酸素空孔を作り出し、強誘電性と熱保持性能を向上する方法と、その製造されたデバイス。

US20210273113A1 ★☆☆ 全文

強誘電体電界効果トランジスタを内蔵した半導体デバイス

TSMC 2021-09-02 Ferroelectric

主担当: 熱処理熱処理Litho

何の発明か強誘電体電界効果トランジスタを内蔵した半導体デバイスの製造方法

課題CMOSデバイスにフェロエレクトリックフィールドエフェクトトランジスタ（FeFET）を効率的に統合する技術的な課題。

解決手段ゲートスタックとソース/ドレイン（S/D）構造上に強誘電体スタックを形成し、ビア構造と直接接触させ、パターニングすることでFeFETの統合を実現。

新規性従来はゲートスタックやS/Dコンタクトに直接接続するのではなく、強誘電体スタックを形成し、ビア構造と直接接触させることで、より効率的なFeFETの統合が可能。

クレーム範囲半導体の構造を提供し、その上にゲート堆栈とソース/ドレイン-feature、ソース/ドレイン-contact、複数の絶縁層、およびこれらの間に貫通するビア構造を設ける方法。

US20230015379A1 ★☆☆ 全文

Hfo2系強誘電体コンデンサおよびその製造方法、ならびにHfo2系強誘電体メモリ

Institute Of Microelectronics Of The Chi 2023-01-19 Ferroelectric

主担当: 成膜成膜熱処理Litho

何の発明かHfO2系強誘電体コンデンサおよびその製造方法、ならびにHfO2系強誘電体メモリの提供

課題従来のフラッシュメモリは読み書き速度が遅く、高電圧が必要で、サイクル数が限られている。また、スケーリングにも制約がある。

解決手段HfO2を基底とする強誘電体コンデンサとその製造方法を提供し、メモリウィンドウを拡大して信頼性を向上させた。

新規性従来の強誘電体材料は多くの欠陥があり、本発明ではAl2O3インターカレーション層を介することで熱膨張係数が異なる材料間の接合を改善し、信頼性を向上させた。

クレーム範囲HfO2基底の強誘電体コンデンサは、SiO2/SiまたはSiO2の基板層、TiNの下部電極、HZOの誘電体層、Al2O3インターカレーション層、TiNの上部電極と金属保護層を含む。

重要度の理由HfO2, 強誘電体, HZO

US20210375890A1 ★☆☆ 全文

強誘電体メモリデバイスおよびその形成方法

TSMC 2021-12-02 Ferroelectric

主担当: 設計設計

何の発明か強誘電体メモリデバイスとその形成方法

課題従来のフェロエレクトリックメモリ装置では、特定のフェロエレクトリック材料により制限される性能を改善する必要があった。

解決手段異なる種類のフェロエレクトリック材料を使用してフェロエレクトリック構造を作成し、その上に第2の導電領域を形成することで装置性能を向上させた。

新規性従来は単一のフェロエレクトリック材料のみを使用していたが、本発明では複数の異なるフェロエレクトリック材料を使用することで、より優れた装置性能を実現した。

クレーム範囲Ferro電気メモリ装置は、第1導電-region、その上に配置された第2導電-region、および第1と第2の導電-region間に積層された異なるフェロ電気材料からなるフェロ電気構造を含む。

重要度の理由フェロエレクトリック材料, 複数の異なる材料, メモリデバイス

US20210272972A1 ★☆☆ 全文

3次元強誘電体コンデンサを備えた強誘電体ランダムアクセスメモリデバイス

TSMC 2021-09-02 Ferroelectric

主担当: Dryエッチ Dryエッチ

何の発明か強誘電体ランダムアクセスメモリデバイスの構造と製造方法

課題従来のFRAM構造は capacitance tuning capability が限られている。

解決手段FinFET デバイスに 3D 製作工程を適用し、強誘電体コンデンサを含む 1T-1C FRAM memory cell の形成。特定のゲート構造と電極を用いて高調製能力を実現。

新規性従来は平面的な強誘電体コンデンサ。本発明では 3D 製作工程により、より高い capacitance tuning capability を達成。

クレーム範囲半導体装置には、基板、その上から突出する_fin_、finの上にあるゲート構造、bottom electrodeと電気的に接続されたゲート構造、bottom electrode周囲に配置された_ferroelectric層_、およびferroelectric層周囲に配置された_top electrode_が含まれる。

重要度の理由FinFET, 3D 構造, 強誘電体コンデンサ

US20210242225A1 ★☆☆ 全文

半導体構造およびその製造方法

TSMC 2021-08-05 Ferroelectric

主担当: 熱処理熱処理

何の発明か半導体構造とその製造方法を提供する。

課題従来の半導体デバイスは小型化しつつ、機能性や集積度が向上している。非揮発性メモリとロジック回路を統合することが望まれる。

解決手段トランジスタとコンデンサを含む半導体構造を提供し、コンデンサ内部に強誘電体層と electrostrictive 層を含む誘電体 stack を設ける。また、doped region と conductive via の間にコンデンサを配置する。

新規性従来はトランジスタとコンデンサを単独で形成していたが、本発明では強誘電体層と electrostrictive 層を含む誘電体 stack をコンデンサ内部に設ける。さらに、doped region と conductive via の間にコンデンサを配置することで、非揮発性メモリとロジック回路を統合する。

クレーム範囲半導体構造は、トランジスタとコンデンサを含み、コンデンサ内部に強誘電体層と electrostrictive 層を含む誘電体 stack を設ける。また、doped region と conductive via の間にコンデンサを配置する。

重要度の理由強誘電体, MIM_コンデンサ

US11908901B1 ★☆☆ 全文

強誘電体を含むグラフェンバラクタ

Regents Of The University Of Minnesota 2024-02-20 Ferroelectric

主担当: 熱処理熱処理

何の発明かグラフェン層と強誘電体層を用いた非揮発性バラクタ

課題従来のグラフェンはバンドギャップがなく、フィールド効果トランジスタなどの応用に制限がある。

解決手段量子キャパシタンス効果を利用し、非揮発性を実現したグラフェンバラクタを開発。

新規性従来はゲート電極や外部の電荷が必要だったが、本発明では量子キャパシタンス効果を利用して非揮発性を達成。

クレーム範囲グラフェン層と強誘電体層を用いた非揮発性バラクタで、ゲート電極とグラフェン層の間の量子キャパシタンス効果を利用している。

US20200177152A1 ★☆☆ 全文

ハフニウム-ジルコニウム酸化物(HZO)強誘電体トランスデューサおよびその製造方法

University Of Florida Research Foundatio 2020-06-04 Ferroelectric

主担当: Metal Metal成膜熱処理Litho

何の発明かHZO強誘電体トランスデューサおよびその製造方法を提供する。

課題極めて小型な圧電薄膜の開発が必要であり、これによりミリ波周波数での高精度な音響共振器の実現が求められている。

解決手段HZO層を使用した多層構造のトランスデューサを提供し、ALD法で形成することで薄い膜でも高い誘電特性を達成している。

新規性従来は一般的なAlN薄膜を使用していたが、本発明ではHZO層を導入し、より小型化と高性能化を実現している。

クレーム範囲半導体特許：基板上に配置された1枚目のアルミニウム窒化物層と、その上に配置された1枚目のモリブデン層と、さらにその上に形成された第1換能器とを有する2ポートの音響共振子で、第1換能器には2枚目のアルミニウム窒化物層が含まれる。

重要度の理由HZO, ALD

US20200176390A1 ★☆☆ 全文

半導体装置の製造方法および半導体装置

TSMC 2020-06-04 Other

主担当: CMP CMP成膜Litho

何の発明か半導体装置の製造方法

課題従来の平面薄膜デバイスは高性能を提供するが、制御性と基板表面積の削減が必要である。

解決手段CMPストップ層と第1ILD層をパターニングしてトレンチを開口し、その中に第1導電層を形成することでプロセスマークを作成し、その後の誘電体層の平坦化処理によりさらに精密な構造を実現する。

新規性従来は単一のトレンチを開口してプロセスマークを作成。本発明では Peripheral area と Circuit area の両方に異なる開口部を作成し、それぞれに異なる機能を持つ構造を形成する。

クレーム範囲半導体製造方法において、サブストラート上に第1インターレイヤダイレクトリクル（ILD）層を形成し、その上にCMP停止層を形成し、その後、 CMP停止層および第1ILD層をパターン化して trenchesを開口させる工程が含まれる。

US20200066916A1 ★☆☆ 全文

強誘電体MFMインダクタおよび関連回路

TSMC 2020-02-27 Ferroelectric

主担当: 成膜成膜熱処理Litho

何の発明かMFM構造を用いたインダクタと関連回路

課題従来の強誘電体材料は、多様なデバイス用途に適応する柔軟性が不足していた。

解決手段金属-強誘電体-金属構造を使用し、インダクタンス成分と並列接続された直列LC回路を形成。ZrO2層の厚さを制御することで多領域特性を実現。

新規性従来は単一ドメインまたは多領域特性を持つ強誘電体を使用。本発明では、特定のZrO2層の厚さにより多領域特性を制御する。

クレーム範囲半導体回路において、シリーズ接続のコンデンサとインダクタを含む系列LCユニットを持つ第1回路単位と、この第1回路単位に接続された第2回路単位が含まれる。系列LCユニットにはメタル-フェロレックス-メタル構造が含まれている。

重要度の理由金属-強誘電体-金属構造, 多領域特性, 直列LC回路

US20200395460A1 ★☆☆ 全文

側壁歪みエンジニアリング用のスペーサーを備えた強誘電体または反強誘電体トレンチコンデンサ

Intel 2020-12-17 Ferroelectric

主担当: 成膜成膜熱処理

何の発明か強誘電体または反強誘電体トレンチコンデンサの構造を提案

課題従来の強誘電体薄膜は低保存率と弱な極化特性を持つため、信頼性が問題となる。

解決手段金属や半導体、または酸化物によるスペーサーを使用して引張応力を施し、トレンチコンデンサの極性斜方晶相を増加させることで信頼性と保存率を向上させる。

新規性従来は非極性の単斜晶相が主導していたが、本発明では引張応力により極性斜方晶相や正方晶相を増加させることで信頼性と保存率を改善。

クレーム範囲半導体装置において、金属を含む第1構造と第2構造とを有し、その間に鉄電体または反鉄電体材料を含む第3構造があり、さらに第4構造がこれらの構造に隣接している。

重要度の理由非極性単斜晶相を減少させ、極性斜方晶相や正方晶相を増加させることが記載されている。

US20200127138A1 ★☆☆ 全文

負性容量を有するトランジスタおよびその作製方法

TSMC 2020-04-23 Ferroelectric

主担当: 熱処理熱処理

何の発明か負性容量を有するトランジスタとその製造方法

課題従来のNCFETは、微細化に伴う製造難しさから普及が進んでいない。

解決手段ゲート構造に強誘電体層を設け、その厚さを制御することで負性容量特性を実現する。

新規性従来は一般的なゲート構造を使用。本発明では強誘電体層の形成と薄膜化により負性容量特性を得る。

クレーム範囲半導体素子において、基板上に設けられた絶縁層の上に延伸する FIN と、その FIN 上に設けられた第1および第2の側面部材と、FIN の表面に設けられたゲート絶縁膜の基本構造を含むトランジスタ。

重要度の理由negative capacitance, 強誘電体層, gate 誘電体

US20200098871A1 ★☆☆ 全文

強誘電体窒化アルミニウムを用いた半導体デバイス

TSMC 2020-03-26 Ferroelectric

主担当: 成膜成膜熱処理

何の発明かAlN/AlGaN層を含む半導体デバイスとその製造方法

課題従来の誘電体材料は、反転可能な極化を持たない場合が多く、高速電子チャージキャリア移動や負 capacitance効果の実現に制限があった。

解決手段AlNまたはAlGaN層が強誘電体特性を持つ半導体デバイスを提供し、ゲート電極と第2の半導体層間に形成することで高速電子チャージキャリア移動や負 capacitance効果を実現する。

新規性従来は反転可能な極化を持たないAlN, AlGaNを使用していたが、本発明ではこれらの層が強誘電体特性を持つように形成することで、高速電子チャージキャリア移動や負 capacitance効果を実現する。

クレーム範囲ガリウム窒化物の上にアルミニウム窒化物またはアルミニウムガリウム窒化物層を持つ半導体デバイスと、その製造方法。また、強誘電体特性を持つAlNまたはAlGaN薄膜を用いたトランジスタやコンデンサ/inductor装置。

US20180158670A1 ★☆☆ 全文

2D 基板、不活性表面、および 3D 材料上の高誘電率ゲート誘電体

The Regents Of The University Of Califor 2018-06-07 Ferroelectric

主担当: Metal Metal成膜

何の発明かALDによる高誘電率ゲート誘電体の形成方法

課題2Dセミコンダクターなどの不活性表面に高品質なALD酸化膜を形成する難しさ

解決手段アルミニウムナノ粒子を使用して不活性表面にナノフォグを作り、その後ALDで高品質な酸化膜を形成

新規性従来は化学処理や金属フィルムの沉积などが必要だったが、本発明ではナノ粒子を使用することで機能化なしでALD酸化膜を形成可能

クレーム範囲不活性表面に直接ALD酸化膜を形成する方法。まずアルミニウムナノ粒子を作り、その上にALDにより高品質な酸化膜を堆積。

重要度の理由ALD, high-k 酸化物

US20190131425A1 ★☆☆ 全文

半導体装置およびその製造方法

TSMC 2019-05-02 Ferroelectric

主担当: Metal Metal熱処理

何の発明か負性容量フィールドエフェクトトランジスタの製造方法

課題従来のトランジスタではサブシフトスイングが改善されず、その解決策が必要だった。

解決手段誘電体層を形成し、金属層を重ねてアニール処理と冷却を行うことで斜方晶系結晶相を持つ強誘電体層を作り出す。

新規性従来は一般的な誘電体を使用。本発明ではSiを含むHfO2を用いることで、より効果的な負性容量トランジスタが実現した。

クレーム範囲[原文] 1. A method of manufacturing a negative capacitance structure, the method comprising: forming a dielectric layer over a substrate; forming a first metallic layer over the dielectric layer; after the first metallic layer is formed, performing an annealing operation followed by a cooling operation; an

重要度の理由サブシフトスイング改善、斜方晶系結晶相、強誘電体

US20200235243A1 ★☆☆ 全文

強誘電体トランジスタおよびコンデンサ用の多層絶縁体スタック

Intel 2020-07-23 Ferroelectric

主担当: 設計設計

何の発明か多層絶縁体スタックと強誘電体トランジスタやコンデンサの構造を提供する。

課題非揮発性ロジックアプリケーション向けに強誘電体材料を使用する際の漏電制御やポーラリゼーション保存等の特定属性の管理が難しかった。

解決手段半導体、绝缘材、高k绝缘材、强誘电体材料を積層することで、FETやMIM コンデンサの性能を向上させた。

新規性従来は単一の层でこれらの属性を制御することができなかったが、本発明では特定の层を配置することで漏電制御やポーラリゼーション保存等を実現した。

重要度の理由多层絶缘体スタックと强誘电体材料の使用

US20180151745A1 ★☆☆ 全文

半導体装置およびその製造方法

TSMC 2018-05-31 Ferroelectric

主担当: 熱処理熱処理

何の発明か強誘電体を使用したゲート構造を有する半導体装置

課題トランジスタのサブシフトスイング特性の改善

解決手段ゲート構造に強誘電体層を配置し、その形状をU字形とすることでサブシフト性能を向上させる。

新規性従来は一般的な導電層を使用していたが、本発明では強誘電体材料を使用し、さらにその形状をU字形とした。

クレーム範囲半導体装置において、素子上有機層とその上に配置されたゲート構造から成る第1チャネル-regionと、この第1チャネル-region上有機層とし、さらにその上に配置された下部導電ゲート層を含むゲート構造がある。

重要度の理由半導体装置およびその製造方法

US20170256552A1 ★☆☆ 全文

不揮発性メモリデバイスにおける反強誘電性材料の応用

Namlab Ggmbh 2017-09-07 Ferroelectric

主担当: Dryエッチ Dryエッチ熱処理

何の発明か反強誘電性材料を用いた非揮発性メモリデバイス

課題従来のフェロエレクトリック材料は、カーティ温度以下でしか二価状態を保持できず、その範囲が広く問題があった。

解決手段ピンチヒステリシスループ（PHL）を持つ反強誘電性材料を使用し、内部バイアス電場によってPHL材料の特性を調整することで、外部電場なしで選択した極化状態を保持できるようにした。

新規性従来はフェロエレクトリック材料のみが使用されていたが、本発明では反強誘電性材料やフィールド誘起強誘電体などのPHL材料を使用可能にした。

クレーム範囲1. フラッターヒステリシス回線（PHL）材料で作られたヒステリシス特性が2つの回線を持つ電荷-电压特性を有する層を含む、第1電極と第2電極間に配置された積層構造を備えた半導体要素。

重要度の理由pinched hysteresis loop, anti-強誘電体材料, internal bias field

US20260076269A1 ★☆☆ 全文

半導体装置および該装置の動作方法

TSMC Other

主担当: 熱処理熱処理

何の発明か半導体装置とその動作方法を提供する。

課題半導体ICの小型化、低消費電力化、高速処理能力の向上が必要である。

解決手段パッケージ構造に MEMS 構造を組み込み、冷却効果を高める。また、複数の移動要素を使用して制御精度を向上させる。

新規性従来は単純なパッケージングのみで冷却効率が低かった。本発明では MEMS 構造と冷却液 immersion を組み合わせて、より効果的な熱放散を行う。

クレーム範囲半導体装置は、基板、基板に配置され接合されたパッケージ構造、および該パッケージ構造に配置され接合された MEMS 構造（移動要素を含む）から成る。

US20260043968A1 ★☆☆ 全文

半導体パッケージおよびその製造方法

TSMC Other

主担当: 設計設計

何の発明か半導体パッケージとその製造方法を提供する。

課題半導体デバイスの小型化により製造プロセスが複雑化している。

解決手段MEMS構造上に光子デバイスを配置し、フレーム構造と接合することで、高性能な半導体パッケージを実現する。

新規性従来は単純な接合構造を使用していたが、本発明ではMEMS構造と光子デバイスの組み合わせにより複雑な機能を実現している。

クレーム範囲半導体パッケージには、基板上に配置されたマイクロエレクトロメカニカルシステム（MEMS）構造が含まれており、このMEMS構造はブラスト構造とフレーム構造から成り立っています。また、光デバイスも基板上に配置されています。

重要度の理由半導体パッケージ, MEMS, 光子デバイス

US20260026066A1 ★☆☆ 全文

底部ソース/ドレイン絶縁を有する多重ゲートデバイス用 sacrificial ディエリクティックインタポーザー

TSMC Other

主担当: 成膜成膜

何の発明かマルチゲートトランジスタの製造方法

課題多gateデバイスの信頼性とパフォーマンスを向上させるための技術が必要である。

解決手段ソース/ドレイン領域で半導体層と犠牲半導体層を除去し、その後にソース/ドレイン構造を形成する。さらに、ゲート開口部形成前に犠牲半導体層を置き換える。

新規性従来はソース/ドレイン領域で半導体層と犠牲半導体層を一括して除去し、その後に構造を形成していたが、本発明ではこれらの工程を分離することでより精密な制御が可能となった。

クレーム範囲多層スタックの形成からゲート開口部の形成までの一連の工程。特に、ソース/ドレイン構造の形成前に犠牲半導体層を置き換える工程が特徴的である。

US20250309002A1 ★☆☆ 全文

半導体接合構造の検査方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か半導体接合構造を検査する方法

課題3DIC技術における垂直接続の正確な位置合わせが困難。

解決手段異なる半導体構造のコネクタ間のオーバーレイ画像やパターンを作成し、その基に位置合わせを評価。

新規性従来は単一イメージを使用。本発明では複数のイメージやパターンに基づく評価を行う。

クレーム範囲半導体接合構造を検査する方法において、まず第1半導体構造の第1接続部の第1画像を得て、次に第2半導体構造の対応する第2接続部の第2画像を得る步骤。

重要度の理由垂直接続の正確な位置合わせが課題であり、その解決策として画像やパターンのオーバーレイを使用している。

US20250277933A1 ★☆☆ 全文

電子／光子パッケージ用のフォトニックコプラーおよびその形成方法

TSMC Other

主担当: Metal Metal熱処理

何の発明か光子相互接続ダイの形成

課題電子／光子パッケージにおいて、安全で高速な光学信号伝送と計算操作が必要である。

解決手段平面形状を持つ誘電体導波路を基板上に形成し、その両端に光子結合器を設けることで、光学信号の伝送経路を作成する。

新規性従来は直接接触または間接的な構造が提案されていたが、本発明では誘電体導波路の表面がダイ面上と平行になるように設計されている。

クレーム範囲光子相互接続ダイは、基板上に形成された平面形状を持つ誘電体導波路とその両端に設けられた2つの光子結合器から構成される。

重要度の理由photonic_interconnect_die, 誘電体_waveguide, photonic_coupler

US20250164709A1 ★☆☆ 全文

光学パッケージ構造、パッケージ構造、および光学パッケージ構造形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か光学パッケージ構造とその形成方法を提供する。

課題3DICsにおける微細化による複数ダイの堆積時の接合と保護の難しさ。

解決手段光集積回路ダイと電子集積回路ダイを接合し、酸化物層を配置して保護。シリコンキャリアにトレンチを形成することで、酸化物層が露出し、ダイ間の接続を容易にする。

新規性従来は単純な接合と保護のみ。本発明では、トレンチを形成して酸化物層を露出させることで、ダイ間の接続を改善。

クレーム範囲電子集積回路ダイと光集積回路ダイを接合し、その間に酸化物層を配置。シリコンキャリアにトレンチを形成して酸化物層が露出する構造。

US20240429260A1 ★☆☆ 全文

背面側フィルムスタック形成方法およびそのパッケージ構造

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か背面側フィルムスタック形成方法とそのパッケージ構造

課題半導体デバイスの製造過程や接合時に生じるウェーハ反りや接合密着性の問題。

解決手段背面部にフィルムスタックを形成することで、ウェーハ反りを調整し、接合密着性とデバイス性能を向上させる。

新規性従来は単純なバック側オキシデンタルやナトリド層の形成。本発明ではさらにエニッシング層を形成することで、より精密な接合制御が可能となる。

クレーム範囲半導体製造方法として、まず第1基板に前面酸化膜と背面酸化膜を形成し、それぞれの膜上に前面窒化膜と背面窒化膜を堆積し、さらに背面窒化膜上に強化層を形成する工程を含む。

重要度の理由バック側フィルムスタック形成方法とそのパッケージ構造

US20240266334A1 ★☆☆ 全文

熱放散構造と同構造を形成する方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か熱放散構造とその形成方法を提供する

課題3D半導体デバイスにおける熱放散不良が電気性能や信頼性に悪影響を与える問題

解決手段第1ICと第2IC間に贯穿孔を設け、外側から熱放散構造を形成し、内部の熱を外部に放出する方法

新規性従来は片面のみ貫通孔を使用。本発明では両面から貫通孔を形成し、より効果的な熱放散を行う。

クレーム範囲半導体積層装置において、第一の半導体構造に第一ICを、その上方に第二の半導体構造を積み重ね、該第二の半導体構造には第二ICが含まれ、さらに該第二の半導体構造は第一表面を持ち、该表面は第一半導体構造側に向いている。

重要度の理由热放散、3D半导体结构

US20240145566A1 ★☆☆ 全文

ゲート全周型デバイス用のダイレクトライトインタポーザーを有する構造と方法

TSMC Other

主担当: 成膜成膜

何の発明かゲート全周型デバイス用のダイレクトライトインタポーザーを有する構造と方法

課題ゲート全周型デバイス（GAA）の製造において、チャネル層間の接触面積を増加させつつ、プロセスの複雑さを低減すること。

解決手段非チャネル層を除去してチャネル層間に開口部を作り、その内側に内部スペーサーを形成し、ゲートとソース/ドレイン（S/D）間の接触面積を増加させること。さらに、ゲートトレンチから誘電体材料を除去することで、より効率的なゲート構造を実現する。

新規性従来は非チャネル層とチャネル層間に直接の接触面積が制限されていたが、本発明ではその間を開口部と内部スペーサーで埋めることにより、ゲートとS/D間の接触面積を増加させた。

クレーム範囲ゲート全周型デバイス用の構造において、非チャネル層を除去してチャネル層間に開口部を作り、その内側に内部スペーサーを形成し、ゲートトレンチから誘電体材料を除去することで、より効率的なゲート構造を実現する。

US20240085610A1 ★☆☆ 全文

光 PACKAGE および製造方法

TSMC Other

主担当: Litho Litho

何の発明か光波導と格子カプラを有するパッケージの製造方法

課題従来の光学信号と電気信号の相互変換装置では、光学信号との効率的な結合が難しかった。

解決手段反射層を格子カプラ近くに形成することで、光波導と光学信号の効率的な結合を実現。また、金属層を露出した開口部に堆積することで、精密な構造を作成できる。

新規性従来は薄い基板上に反射層を形成する必要があったが、本発明では薄い基板の下部に反射層を配置でき、より効率的な光学結合が可能となった。

クレーム範囲半導体製造方法において、ダイレクト層の上面に波導を形成し、そのダイレクト層は基板上にあり、さらに上面に光接続されたグレーティングコプラーを形成し、その後基板を薄化する。

重要度の理由基板, grating_coupler, reflective_材料

US12506089B2 ★☆☆ 全文

信頼性が向上した半導体構造

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明かIII-V族半導体層と封止リングを有する半導体構造の製造方法

課題半導体装置から湿気やイオン汚染、ダイスングプロセスによる損傷を保護するための封止リングの形成が不十分。

解決手段III-V族半導体層と封止リングを同時に形成し、封止リングの下端面とIII-V族半導体層の下端面が同一平面に保つことで信頼性を向上。

新規性従来はIII-V族半導体層上に直接半導体装置を形成。本発明では、III-V族半導体層から一部を除去してから半導体装置を形成することで、封止リングとの接続性と信頼性が向上。

クレーム範囲III-V族半導体層と封止リングを同時に形成し、両者の下端面が同一平面に保つ半導体構造の製造方法。

US20230360993A1 ★☆☆ 全文

ダイスタック構造、半導体パッケージおよびダイスタック構造の製造方法

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明かダイスタッキング構造とその製造方法を提供する。

課題3DICにおける微細化と高密度化の両立、および接合部のギャッププロファイル改良。

解決手段側面から薄くなるギャッププロファイル修正部を使用し、デバイスダイ間のギャップを効果的に制御する。さらに、独立したギャップ修正パターンも使用してダイ間の分離と接合性を向上させる。

新規性従来は均一な厚さのギャッププロファイルを使用していたが、本発明では側面から薄くなるギャッププロファイル修正部を導入し、ダイ間のギャップ制御を改善した。

クレーム範囲1. 初期デバイスダイに接合され、並置された2番目以降のデバイスダイの下部を側方から覆う隙間プロフィール修正層を後方から前方へと厚さが徐々に減る積層構造。

重要度の理由3DIC, gap profile modifier

US20240014176A1 ★☆☆ 全文

広帯域半導体デバイス用の3次元半導体構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か3次元半導体構造の形成方法

課題従来のシリコン基板を使用した半導体デバイスでは、高周波数や高温での動作が制限される問題がある。

解決手段ガリウム窒化物などのワイドバンドギャップ材料を用いた2つのICダイを積層し、接合することで高周波数や高温での動作を可能にする。

新規性従来はシリコン基板を使用していたが、本発明ではガリウム窒化物などのワイドバンドギャップ材料を使用している。

クレーム範囲半導体構造において、第一積層回路ダイが第一基板と第一半導体素子で構成され、第二積層回路ダイは第一積層回路ダイの上面に配置され、第二基板と第二半導体素子で構成される。

US12243860B2 ★☆☆ 全文

パッケージ構造、ダイ中の格子型コプラーと反射構造を含む半導体装置

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体装置のパッケージ構造

課題電子デバイスの小型化と高密度集積化に伴う、ダイの効果的な配線と光信号の伝送方法の改善。

解決手段シリコン層に格子型コプラーを設置し、異なる深さのトレンチパターンを持つことで光信号の効率的な伝送を実現。電子ダイとフォトニックダイを重ねて配置することで、高密度な3Dパッケージングを可能にする。

新規性従来は単一深さのトレンチパターンのみを使用していたが、本発明では異なる深さを持つトレンチパターンを使用し、より効率的な光信号伝送を実現。また、電子ダイとフォトニックダイの重ね合わせにより3Dパッケージングを可能にした。

クレーム範囲半導体パッケージ構造において、光子ダイオードに含まれるダイレクトルAYERと、その上に配置されたシリコン層があり、このシリコン層には複数の第一 trenches と第二 trenches のパターンが形成されている。

US12272616B2 ★☆☆ 全文

半導体デバイス用の熱放散構造および製造方法

TSMC Interposer/Pkg

主担当: Litho Litho

何の発明か半導体ダイと支持ダイ間に放熱構造を設ける方法

課題半導体デバイスの小型化に伴う熱管理問題

解決手段前面相互接続構造と背面相互接続構造が同じ幅を持つようにし、支持ダイ上に放熱構造を配置する。

新規性従来は異なる幅の互結構造を使用していた。本発明では互結構造の幅を同一化することで、放熱効率を向上させた。

クレーム範囲半導体パッケージには、基板の前面に設けられたフロントサイドインタコネクト構造と、対向する背面に設けられたバックサイドインタコネクト構造を有する半導体ダイが含まれる。

US9087838B2 ★☆☆ 全文

高K変換器における Capacitive カプシティブ耦合構造と方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か半導体装置における変圧器構造の改善

課題高周波応用向け伝統的なトランスが互感係数Kと自己共鳴周波数を低下させる問題

解決手段誘導結合と容量結合を組み合わせたトランス構造により、互感係数Kの向上と自己共鳴周波数の維持を達成

新規性従来は単純な誘導結合。本発明では第三および第四の導電性特徴が容量結合され、トランスの性能を改善

クレーム範囲トランス構造には第一と第二の導電性特徴があり、それぞれが誘導的に接続され、第三と第四の導電性特徴は容量的に接続されて互感係数Kを向上させること。

重要度の理由高周波応用、互感係数K、自己共鳴周波数

US8659126B2 ★☆☆ 全文

半導体基板接地屏蔽结构

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か接地シールド構造を含む半導体装置

課題従来の Shielding 構造は Parasitic Capacitance を引き起こし、デバイス性能を低下させる。

解決手段異なる層に形成された Meandrous 形状の Ground Shielding 構造を用いることで、Parasitic Capacitance の問題を解決する。

新規性従来は同一層内で形成されていた Shielding 構造。本発明では異なる層で形成することで Parasitic Capacitance を低減。

クレーム範囲独立特許請求の範囲1は、異なる層に形成された Meandrous 形状の Ground Shielding 構造を含む半導体装置を保護する。

US11823989B2 ★☆☆ 全文

多層TSV構造およびその形成方法

TSMC Interposer/Pkg

主担当: CMP CMP熱処理

何の発明か多層TSV構造とその形成方法

課題従来のTSV構造では、異なる材料を使用した複数のライナーを形成する工程が省略され、結果的に製造プロセスが複雑化していた。

解決手段異なる材料からなる多層ライナーを形成し、導電性材料を充填して平坦化することで、TSV構造の形成を簡素化した。

新規性従来は単一材料のライナーを使用。本発明では、外側にSiNやSiC、内側にSiOxで構成された多層ライナーを使用し、製造工程を簡略化した。

クレーム範囲半導体の製造方法として、基板をエッチングして開口部を作り、その開口部に第一酸化膜を形成し、さらに第二酸化膜を形成し、この第二酸化膜は開口部内に延伸する。その後、開口部内に导电材料を埋め込む工程を含む方法。

US11515173B2 ★☆☆ 全文

半導体デバイスおよび製造方法

TSMC Interposer/Pkg

主担当: Dryエッチ DryエッチMetal

何の発明かSoISデバイスの製造方法

課題従来の半導体デバイスでは、小型化と高密度集積化が難しくなっていた。

解決手段LSIデバイスを基板貫通ビアと組み合わせることで、ダイ間FL接続を実現し、SoISデバイスの小型化と高密度集積化を達成する。

新規性従来は直角形状のTSVを使用していたが、本発明では直線的なTSVを使用することで、より高い rout 密度を実現している。

クレーム範囲半導体製造方法において、第1絶縁層を基板に形成し、その上に第1导电层を形成し、さらにその上に第1貫孔を形成し、第1导电层の隣接部分にローカルインタコンネクト装置を接合する工程を含む。

重要度の理由直線的なTSVと高密度接続

US11791275B2 ★☆☆ 全文

半導体装置および製造方法

TSMC Interposer/Pkg

主担当: Metal Metal熱処理

何の発明か半導体装置およびその製造方法

課題小型化と高機能密度を両立するための集積ファンアウト（InFO）パッケージ技術の改善。

解決手段複数の半導体デバイス間の電気的接続のためにローカル相互接続デバイスを使用し、再配線層（RDL） (RDL) を用いて配線を展開する。

新規性従来は単一の半導体デバイスに限定されていた集積ファンアウト構造が、複数の半導体デバイス間で実現され、さらに外部接続のためにインターポーザも使用される。

クレーム範囲半導体製造方法において、 Carrier上面に第1 Redistribution Layerを形成し、第1 Interconnect Deviceを第1 Redistribution Layerに接着し、その後、第1 Through Viasを形成してその中に第1 Interconnect Deviceと第1 Through Viasを埋め込む工程が含まれる。

重要度の理由Background, Summary, and Claims mention RDL and インターポーザー.

US10861710B2 ★☆☆ 全文

半導体デバイスの製造方法

TSMC Interposer/Pkg

主担当: Metal MetalLitho

何の発明か半導体デバイスの製造方法

課題従来の半導体デバイスの小型化と高性能化に伴う新たなパッケージング技術が必要。

解決手段フォトレジストをパターン化し、開口部を作成して外部コネクタを形成する工程を用いる。また、現像後のベーキングプロセスで開口部の形状を調整する。

新規性従来は単純な開口部形成後、直接外部コネクタを形成する。本発明では、開口部形状を調整した後に外部コネクタを形成することでより精密な接続が可能となる。

クレーム範囲半導体製造方法において、光抵抗を種層に APPLY し、 Patterned エネルギー源による EXPOSURE を施す方法で、該 Patterned エネルギー源には焦点位置にある中心点があるが、その中心点は光抵抗の表面下方に存在する。

重要度の理由半導体デバイスの製造方法

US10784247B2 ★☆☆ 全文

パッケージ形成におけるプロセス制御

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かデバイスダイを接合し、ギャップ充填層を形成して貫通ビアを作成する方法

課題複数の異なる技術で作られたデバイスダイを同一パッケージに統合する際のプロセス制御

解決手段異なるデバイスダイを接合し、ギャップ充填層を形成して開口部を作り、その開口部を導電性材料で埋めることにより貫通ビアを作成

新規性従来は単一のプロセスで貫通ビアを作成する。本発明では複数のエッチング工程とギャップ充填層を使用してより精密な貫通ビアを形成

クレーム範囲半導体ダイを接合し、間隙埋め層を形成し、第1絶縁膜を第1エッチングプロセスで蚀する方法。

重要度の理由package formation, process control, TSV formation

US9898645B2 ★☆☆ 全文

指紋センサー装置および方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理

何の発明か指紋センサー装置の製造方法

課題小型化されたユーザデバイスに対するセキュリティ対策としての指紋センサの小型化と性能維持

解決手段貫通ビアを持つセンサーとセンサ表面材料を封止し、再配線層（RDL） (RDL) を設け、高電圤ダイを接続する方法で小型化を実現。

新規性従来は直接接触していたセンサーとセンサ表面材料の間にRDLを配置することで、小型化と性能維持を両立。また、異なる接続ブロック間での電気的接続も可能にした。

クレーム範囲指紋センサーを製造する方法において、センサを基板透過孔を有するセンサ基板に接着し、そのセンサ基板と表面材料を封止材で封止し、封止した面上に redistribution レイヤーを形成する工程を含む方法。

US9372316B2 ★☆☆ 全文

デIEクレート slab ワイドガイド用のシリコンインターフェース

TSMC Other

主担当: Litho Litho

何の発明か集積チップに誘電体導波路を形成する方法

課題従来の光学波導は可視光範囲内での信号伝送が主で、その外の周波数では効率が悪かった。

解決手段半導体基板上に層間誘電体材料内で誘電体導波路を形成し、その両端に電気信号と光の相互変換を行う結合要素を設ける。

新規性従来は可視スペクトル内の周波数で信号伝送が主だったが、本発明では可視スペクトル外の周波数でも効率的に信号伝送が可能となった。

クレーム範囲半導体基板の上に配置された間層絶縁材と、その内に設けられ且つ間層絶缘材よりも電介質率が高い波導を持つ光デバイスと、および第1電気信号をcoupleする第1コプル要素を含む統合チップ。

US9748324B2 ★☆☆ 全文

統合電圧レギュレータ用の磁気コアインダクタの製造方法

TSMC Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明か磁心インダクタを製造する方法

課題電圧レギュレーション装置の効率性と小型化を改善すること。

解決手段絶縁層上にパターン化して導電性内部コアと磁気巻線コイルを作成することで、電力消費を大幅に削減し、より小さな形状因子を得る。

新規性従来は独立したプロセスで実装された導電性内核と磁気巻線。本発明では同一の絶縁層上にパターン化して形成される。

クレーム範囲磁心インダクタを製造する方法として、絶縁層上にパターン化し、導電性内核と磁気巻線を作成することで、効率的な電圧レギュレーション装置を実現。

US9070644B2 ★☆☆ 全文

異なる接続子サイズを持つダイのパッケージングメカニズム

TSMC Interposer/Pkg

主担当: 成膜成膜熱処理Litho

何の発明か異なる接続子サイズを持つダイを複数接続したパッケージング方法

課題電子機器に使用される半導体デバイスは、より多くのコンポーネントを小さな領域に配置する必要があり、これに対応する新しいパッケージ技術の開発が必要である。

解決手段異なる接続子サイズを持つ2つのダイを互いに接続し、それぞれのダイと接続子間の電気的接続性をテストしてから切断することで、より効率的なパッケージングが可能となる。

新規性従来は単一サイズの接続子を使用していたが、本発明では異なるサイズの接続子を使用し、ダイの個々の要求に合わせた柔軟な接続が可能となった。

クレーム範囲異なる接続子サイズを持つ2つのダイを互いに接続し、それぞれのダイと接続子間の電気的接続性をテストしてから切断する方法を保護している。

重要度の理由異なる接続子サイズの使用

US9768048B2 ★☆☆ 全文

パッケージ内構造

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明かパッケージオンパッケージ構造の製造方法

課題半導体デバイスの小型化と高性能化を達成するための新しいパッケージング技術が必要である。

解決手段異なるワイヤー上に積層された複数のパッケージ間で信号をルーティングするための接合構造を形成し、アンダーフィル層を使用してデバイス間の信頼性と強度を向上させる。

新規性従来は単一のパッケージ内に半導体ダイを配置していたが、本発明では複数のパッケージを積層し、それぞれのパッケージ間で信号をルーティングするための接合構造とアンダーフィル層を使用している。

クレーム範囲底面に半導体ダイを接合した複数の互換構造を持つトップパッケージと、その底面に配置された複数の接点からなる底面パッケージとの間で信号をルーティングするための接合構造とアンダーフィル層を使用したパッケージオンパッケージデバイス。

重要度の理由package-on-package semiconductor device, アンダーフィル層

US9093977B2 ★☆☆ 全文

チップ上全周囲ESD保護を有する統合 Passiveデバイスフィルタ

TSMC Interposer/Pkg

主担当: Metal Metal

何の発明かチップ上の統合Passiveデバイスフィルタ

課題バンドパスフィルタ（BPF）に静電放電（ESD）による損傷を防ぐための有効な保護手段が不足していた。

解決手段インダクターとキャパシタからなる並列共振器とシャントインダクタを使用し、チップ上のバンドパスフィルタにESD保護回路を統合することで、性能とESD耐性の両方を最適化した。

新規性従来は独立したプラグアンドプレイESDダイオードを使用していたが、本発明ではチップ上のLC並列共振器とシャントインダクタを使用し、より効率的な保護を実現した。

クレーム範囲フィルタにおいて、入力ノードと出力ノードを接続する導電パスと、該導電パスに接続され、第1インダクターと第1コンデンサから成る第1静電放電保護回路とを含む。

重要度の理由Band pass filter, ESD protection, inductor, コンデンサ

US9806042B2 ★☆☆ 全文

ICパッケージング用の応力低減構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かICパッケージに使用する構造

課題異なる材料間の熱膨張係数差異による応力生成とそれに伴うパッケージング故障

解決手段異なる幅比の導電材を使用して、中心部と周囲部での応力を制御する

新規性従来は均一な幅比。本発明では中心部と周囲部で異なる比率を用いる。

クレーム範囲半導体ダイが第1領域に第1幅を持つ第1パッドと、第2領域に第2幅を持つ第2パッドを有する装置において、その装置は基板を含み、該基板には第3パッドが設けられている。

重要度の理由different coefficients of thermal expansion, ratios of pad widths

US9147670B2 ★☆☆ 全文

SIP用の機能的なSpacerおよびその形成方法

TSMC Interposer/Pkg

主担当: Dryエッチ DryエッチWet熱処理

何の発明かSi基板上のSpacer構造とその形成方法

課題SIPアプリケーションにおけるSpacing調整、電気的シールド、熱放散の実現

解決手段複数の単位間に凹部を設け、その内側に金属フィルムとダイを配置する。SpacerはSiから成り、通過孔が存在しない。

新規性従来は単純なSpacing調整のみ。本発明では電気的シールドや熱放散機能も実現。

クレーム範囲半導体装置は、活性デバイスや Passive デバイスを含まず、かつワイヤー内に通過接続も含まない複数の単位から成るウェーフを有し、各単位には上面から底部まで延びる凹部が設けられているものである。

重要度の理由Spacer, silicon spacer, recess, metal film

US9123824B2 ★☆☆ 全文

半導体パッケージ形成方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か集積回路パッケージアセンブリを形成する方法

課題複数のパッケージを垂直に組み合わせる際の熱管理問題

解決手段ソルダーバンプと支持構造を同時に形成し、両面から接続することで電気的隔離と熱伝導性を改善

新規性従来は単独のパッケージにソルダーバンプのみを形成。本発明では支持構造も同時に形成し、両面から接続することで電気的隔離と熱伝導性を向上

クレーム範囲ソルダーバンプと支持構造を同時に形成し、両面からパッケージを接合する方法

US8680663B2 ★☆☆ 全文

パッケージ-on-パッケージデバイスにおける減衰された応力ための方法と装置

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かパッケージオンパッケージ構造の外部コネクタ配置方法と装置

課題半導体デバイスが小型化する中、PoP構造による板面積節約とコネクタストレイン軽減が必要。

解決手段PoP構造において、外部コネクタのパターンをパッケージオンパッケージコネクタのパターンからずらして配置することで、コネクタストレインを軽減。

新規性従来は垂直方向に整列していたPoPコネクタと外部コネクタ。本発明では垂直方向に整列しないように配置。

クレーム範囲半導体デバイス構造において、まず基板上に1つ以上のIC装置が取り付けられた第1ICパッケージがあり、この第1ICパッケージには底部から外側に延びる複数のパッケージオンパッケージ接続部が設けられている。

重要度の理由PoP 構造, external connectors, staggered pattern

US9330830B2 ★☆☆ 全文

磁気特性を持つ変圧器の構造と方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明かトランスフォーマー構造と製法

課題従来のトランスフォーマーは、微細化に伴う相互誘導係数Kの低下や自励共振周波数の低下により性能が劣化する。

解決手段異なる基板上に配置したインダクタと、その間に磁性特性を持つ非接触型の磁性体を設け、微細化による影響を軽減する。

新規性従来は直接接続または物理的な接触が必要だったが、本発明では非接触型の磁性体を使用し、相互誘導係数Kと自励共振周波数を向上させる。

クレーム範囲半導体装置には、1つのインダクタと、その上に配置され1つ目のインダクタとトランスフォーマーとして接続された2つのインダクタ、およびこれら2つのインダクタ間に配置された1つの磁気特性と2つの磁気特性が含まれる。

重要度の理由トランスフォーマー構造とその製法

US8860224B2 ★☆☆ 全文

超厚金属上の保護膜の裂け目の防止

Parabellum Strategic Opportunities Fund Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かUTMラインとその上に形成された低厚比の保護膜を持つ半導体デバイス

課題UTMラインの厚さと保護膜の厚さの差により、保護膜が熱サイクルで裂け目を生じる問題。

解決手段UTMラインの上に形成された保護膜の厚さ比を0.33未満とすることで、裂け目の発生を防ぐ。

新規性従来はUTMラインの厚さ以上に保護膜の厚さを設定していたが、本発明ではその比率を大幅に低減し、コスト削減と製造効率改善を実現。

クレーム範囲上部メタル層の上に配置され、上部メタル層の厚さに対して約3より大きい比率を有する第1の厚さを持つ Ultra-Thick Metal (UTM) ラインと、上部メタル層の上に配置されたビアダイエクトリック層を含む半導体装置。

US8378480B2 ★☆☆ 全文

3Dダイシングパッケージ組み立てにおけるダミーワafferズ

TSMC Interposer/Pkg

主担当: CMP CMP

何の発明かダミーチップを用いた3Dダイシングパッケージ

課題薄型かつ小型化したダイにより、パッケージ表面が不規則になり、ダイ切断や熱放散に難しさが増す。

解決手段第1ダイ上に第2ダイとサイズの異なるダミーチップを接合し、第2ダイ周囲を覆い、熱伝導性材料で接触させることにより、ダイ間の熱伝導を改善する。

新規性従来はダイ切断後の表面不規則性に対処するため、モールド樹脂を使用していたが、本発明ではダミーチップと熱伝導性材料を使用することで、より効果的な熱放散とダイ間の接続を実現。

クレーム範囲第1ダイ上に接合された第2ダイと、その周囲を覆うダミーチップと、両者の間に設けられた熱伝導性材料により構成されるパッケージ構造。

重要度の理由uneven_surface, die_sawing, heat_dissipating

KR20210071539A ★☆☆ 要約

Interposer, semiconductor package, and method of fabricating interposer

SAMSUNG ELECTRONICS CO LTD 2021-06-16 Interposer/Pkg

主担当: 設計設計

何の発明か半導体パッケージ用の薄いインターポジャ

解決手段2㎛から3㎛の厚さを持つインターポジャと、0.35㎛から0.75㎛の厚さを持つ第2パッシベーション層を使用。

新規性従来は一般的な厚さのインターポジャが使用されていたが、本発明では薄いインターポジャと第2パッシベーション層を用いることで、より高度な半導体パッケージを実現。

クレーム範囲[原文] 1. 0 ㎛ 내지 약 3.0 ㎛의 두께를 갖고, 상기 제 2 패시베이션 층은 약 0.35 ㎛ 내지 약 0.75 ㎛의 두께를 갖는 것을 특징으로 하는 반도체 패키지용 인터포저.

重要度の理由半導体パッケージ、インターポジャ

US20220392835A1 ★☆☆ 全文

Integrated bridge for die-to-die interconnects

INTEL CORP 2022-12-08 Interposer/Pkg

主担当: 設計設計

何の発明か橋接構造を使用したダイ間接続の Semiconductor Package

課題中央に配置されたダイ下部に追加コンポーネントを埋め込むと、電源ラインが遮断される問題。

解決手段橋接構造を使用して複数のダイを接続し、中央ダイへの電源地線ネットワークの切断を避ける。さらに、参考平面上の不連続性を軽減する。

新規性従来はダイ間直接接続で電源地線ネットワークが切断される問題があった。本発明では橋接構造を使用し、この問題を解決している。

クレーム範囲[原文] 1. A semiconductor package comprising: a package substrate; a first semiconductor die on the package substrate; a second semiconductor die on the package substrate; and a bridge interconnect at least partially embedded in the package substrate, the bridge interconnect comprising: a first bridge sect

重要度の理由半導体パッケージ、橋接構造

US20220077096A1 ★☆☆ 全文

Packaging method for fan-out wafer-level packaging structure

SJ SEMICONDUCTOR JIANGYIN CORP 2022-03-10 Interposer/Pkg

主担当: Litho Litho

何の発明かファンアウトワafferレベルパッケージ構造用のパッケージング方法

課題従来のWLP技術では、チップ間の接続が困難であり、製造工程も複雑である。

解決手段多層再配線層（RDL）を形成することで、チップ間の接続を実現し、製造効率を向上させた。

新規性従来は単一の redistribution sublayer の形成のみ。本発明では複数の redistribution sublayer を順次形成し、より精密な接続を可能にした。

クレーム範囲2つ以上の半導体チップを bonding 層に接着して fan-out wafer array を形成し、その上に再配線層（RDL）を形成することで、チップ間の接続を実現するパッケージング方法。

重要度の理由fan-out wafer-level packaging, 再配線層（RDL）

US20220285267A1 ★☆☆ 全文

Fan-out wafer level packaging of semiconductor devices

SEMICONDUCTOR COMPONENTS IND LLC 2022-09-08 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスのファンアウトワafferenc级层封装

課題現行のFOWLP製造法はコスト高で、または製品出力低下（例えば、ウェーハから半導体ダイの剥離時に損傷やクラック）を引き起こす可能性がある。

解決手段半導体ダイの前面に樹脂カプセル化層を配置し、開口部を作り、信号配布構造をこの開口部を通じて前面と電気的に接続することで製品出力低下を防ぐ。

新規性従来は一括してカプセル化され全体が一体となった半導体ダイ。本発明では前面の一部のみ樹脂カプセル化し、開口部を通じて信号配布構造と接続する。

クレーム範囲[原文] 1. A semiconductor device assembly, comprising: a semiconductor die having a back side and a front side, the back side being coupled with a base, the front side including active circuitry; a first resin encapsulation layer disposed on a first portion of the front side of the semiconductor die, the f

US20210111150A1 ★☆☆ 全文

Methods and structures for die-to-die bonding

YANGTZE MEMORY TECH CO LTD 2021-04-15 Interposer/Pkg

主担当: Bonding Bonding

何の発明かダイ間接合方法と構造

課題平面メモリセルの特徴サイズが限界に近づくことで、プロセス技術や製造工程が困難になりコストが高騰し、メモリ密度の上限に達する問題。

解決手段ダイを切って個別のダイをキャリアウェイferroelectric/wafer上に配置し、それぞれを直接接合することで複数の半導体デバイスを作成。さらに、一つ目のダイが二つ目のダイと直接接合される構造。

新規性従来は平面プロセスを使用していたが、本発明では3Dメモリアーキテクチャを用いることで密度制限を克服。

クレーム範囲複数のダイを切って個別に配置し、それぞれを直接接合して半導体デバイスを作成する方法。さらに、一つ目のダイが二つ目のダイと直接接合される構造。

重要度の理由背景技術、解決手段、独立クレームに登場する語句を使用。

US20230134049A1 ★☆☆ 全文

Heterogeneous nested interposer package for ic chips

INTEL CORP 2023-05-04 Interposer/Pkg

主担当: 設計設計

何の発明かICチップ用の異種ネストドインターポーザーパッケージ

課題多チップ統合アーキテクチャによりパフォーマンス向上と小型化が可能だが、現在のアーキテクチャは使用ケースに適さない大きな外形寸法を生む。

解決手段橋接構造と配線層を使用して異なるプロセスノードで製造されたダイを統合し、一部のダイにはパッシブコンポーネントへのアクセスを制限することで小型化を達成。

新規性従来は単一のダイのみを配置するが、本発明では橋接構造と配線層を使用して複数のダイを統合し、一部のダイには特定のコンポーネントへのアクセスを制限。

クレーム範囲橋接構造と配線層を利用して異なるプロセスノードで製造された複数のダイを統合したパッケージ。一部のダイには特定のコンポーネントへのアクセスが制限される。

重要度の理由bridge, through component vias, passive component, 再配線層（RDL）

US20240004129A1 ★☆☆ 全文

Hybrid bonding with photonic integrated circuits for high bandwidth reticle stitching of reticle sized integrated circuit dies

INTEL CORP 2024-01-04 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明か光子集積回路と微小電子サブアセンブリを組み合わせたハイブリッド接合

課題半導体ウェーハ上のIC diesを切り分けてパッケージングする際に信号速度の物理的制約に直面している。

解決手段光子集積回路（PIC）と微小電子サブアセンブリをハイブリッド接合し、波導を通じた通信で複数のIC diesを効率的に接続する。

新規性従来は直接的な物理接合を使用していたが、本発明では波導を利用した非接触接合により信号速度を向上させている。

クレーム範囲[原文] 1. A microelectronic assembly, comprising: a plurality of microelectronic sub-assemblies arranged in an array; and a plurality of photonic integrated circuit (PIC) dies, each PIC die having waveguides, wherein: adjacent ones of the microelectronic sub-assemblies are coupled to one of the PIC dies by

重要度の理由光子集積回路、波導、微小電子サブアセンブリ

US20240421080A1 ★☆☆ 全文

High bandwidth memory structure and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2024-12-19 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリ構造とその製造方法

課題従来の高帯域幅メモリ製造において、接合プロセス中の欠陥検出が最終段階で行われるため、製品不良率が低下し、製造コストが上昇している。

解決手段バッファダイに配線と接続部を設け、接合プロセス中に発生する欠陥を早期に検出できるようにした。さらに、ヒートシンクや封止材も配置することで、熱管理と製造効率を向上させた。

新規性従来は接合プロセス後の最終段階で欠陥が確認され、製品不良率の低下が難しかった。本発明ではバッファダイ上に配線と接続部を設け、接合プロセス中に欠陥を検出できるようにした。

クレーム範囲[原文] 1. A high bandwidth memory structure, comprising: a buffer die comprising a plurality of conductive lines; a memory stacking structure on the buffer die, wherein the memory stacking structure comprises a plurality of memory dies that are stacked; an interconnection structure between the buffer die a

US20220334932A1 ★☆☆ 全文

Retimers to extend a die-to-die interconnect

DAS SHARMA DEBENDRA 2022-10-20 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かデバイス間接続用リタイマー装置と方法

課題小型化されたデバイスでは、複数のパッケージ間での高速かつ効率的なデータ通信が必要だが、異なる通信技術を使用するための統合が難しかった。

解決手段異なる通信技術を使用するリタイマーを用いて、デバイス間のデータ伝送を可能にした。

新規性従来は同一通信技術のみを使用していたが、本発明では異なる通信技術を使用することで、より柔軟な接続が可能になった。

クレーム範囲[原文] 1. An apparatus comprising: a retimer comprising: a first port to couple to a die over a first interconnect, wherein the first interconnect comprises a defined set of lanes and utilizes a first communication technology, and the die is located on a first package with the retimer; and a second port to

重要度の理由retimer, interconnect, communication technology

US20230343769A1 ★☆☆ 全文

Packaging architecture for wafer-scale known-good-die to known-good-die hybrid bonding

INTEL CORP 2023-10-26 Interposer/Pkg

主担当: Bonding Bonding

何の発明かダイを融合接合して積層したマイクロ電子アセンブリとその製造方法

課題半導体ウェーファーから切り出された個々のダイをパッケージングする際、ダイ間の信頼性確保が難しくなる問題。

解決手段異なるウェーファーから得られたダイを融合接合と金属接合で積層し、ダイ間の接触面に銅ラインを配置することで信頼性を向上。

新規性従来は単一ウェーファーからのダイのみを使用。本発明では異なるウェーファーから得られたダイを融合接合と金属接合で積層し、信頼性を確保。

クレーム範囲複数のダイを融合接合と金属接合で積層した構造とその製造方法。特定のダイ間には銅ラインが配置され、接触面を覆う。

重要度の理由fusion bonds, ハイブリッドボンディング

US20230024662A1 ★☆☆ 全文

Die-to-Die Power Delivery

NALAMALPU ANKIREDDY 2023-01-26 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かダイ間電源供給システム

課題多ダイパッケージにおけるダイ間接続の電源供給で生じるIRドロップとルーティングリソースの制約。

解決手段異なる機能を持つ複数の層を物理的に隔離して、ダイ間信号伝送と電源供給を分離し、パフォーマンスと効率を向上させる。

新規性従来はダイ間接続でリソースが競合する問題があった。本発明では物理的に隔離することで、信号伝送と電源供給の両方を効果的に行うことができる。

クレーム範囲[原文] 1. A system, comprising: a first die; and a second die coupled to the first die, wherein the second die comprises: one or more power delivery layers to deliver power within the second die, to deliver die-to-die signals to and from the first die, and to deliver clock delivery; one or more transistor

重要度の理由多ダイパッケージにおける電源供給と信号伝送の分離

US20230092740A1 ★☆☆ 全文

Moat protection to prevent crack propagation in glass core substrates or glass interposers

INTEL CORP 2023-03-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明かガラスコア基板におけるクラック防止構造

課題ガラスベースのパッケージサブstrateがデボンド後に歪みや収縮する問題。

解決手段ガラスコア内に穴を掘り、その穴にポリマー材料で詰めること。さらに上部と下部に絶縁層を形成すること。

新規性従来はガラスコア内で直接絶縁層を形成する方法を使用していたが、本発明では特定の構造（穴と詰め物）を用いることでクラックの拡大を防止している。

クレーム範囲ガラスコアを持つ電子パッケージ、その製造方法、およびその上にチップが接着された電子システム。ガラスコア内に穴を開け、その穴に詰め物を入れる構造を保護している。

重要度の理由ガラス基板の歪み防止

US20240304603A1 ★☆☆ 全文

Semiconductor device and method of integrating power module with interposer and opposing substrates

SEMICONDUCTOR COMPONENTS IND LLC 2024-09-12 Interposer/Pkg

主担当: Metal Metal成膜熱処理

何の発明か半導体デバイスと、インピーダンスパッキングと反対側基板との間でパワーモジュールを統合する方法

課題従来の半導体デバイスは、異なる電気回路構造を持つため、互いに正確に配置することが難しかった。

解決手段異なる面積の接続ピンを使用し、対称的なパターンで配置することで、統合された半導体デバイスの正確な位置合わせが可能になった。

新規性従来は単一サイズの接続ピンのみを使用。本発明では異なる面積の接続ピンを用いることで、対称的なパターンを作成できる。

クレーム範囲半導体ダイ上に形成された異なる面積の第一と第二の接続ピンの組み合わせで構成される半導体デバイス。これらのピンは電気的に共通であり、特定の軸を中心に対称的なパターンを形成する。

重要度の理由semiconductor die, interconnect pads, symmetric pattern

US20240153857A1 ★☆☆ 全文

High aspect ratio tgv substrates through direct hybrid bonding of thin tgv substrates

INTEL CORP 2024-05-09 Interposer/Pkg

主担当: Wet WetMetal成膜Litho

何の発明かガラスコアとTGVを直接接合したパッケージサブstrateの製造方法

課題高aspect ratioのTGV形成が困難で、低throughputや複雑なプロセスが必要。

解決手段2つの薄いガラスコアを直接接合し、高いaspect ratioのTGVを形成する。

新規性従来は厚いガラスコアを使用して高aspect ratioのTGVを形成できなかったが、本発明では薄いガラスコアを直接接合することで可能にした。

クレーム範囲ガラスコアとTGVを持つパッケージサブstrateで、2つのTGVが直接接触しているもの。

US20220285280A1 ★☆☆ 全文

INTEGRATED CIRCUITS (ICs) WITH MULTI-ROW COLUMNAR DIE INTERCONNECTS AND IC PACKAGES INCLUDING HIGH DENSITY DIE-TO-DIE (D2D) INTERCONNECTS

QUALCOMM INC 2022-09-08 Interposer/Pkg

主担当: 設計設計

何の発明かICダイとICパッケージにおける多行柱状ダイ接続構造

課題ICダイの面積と複雑さが増すにつれて製造収益率が低下し、ダイ間の高帯域幅インターフェースが必要となる。

解決手段多行柱状ダイ接続を用いることで、ダイ間インターフェースの密度を向上させ、ダイパッケージ内のダイ間距離を短縮する。

新規性従来はダイ接続間隔が大きく、ダイ間インターフェース数が限られていた。本発明では多行柱状構造により、より多くのダイ間インターフェースを実現する。

クレーム範囲[原文] 1. An integrated circuit (IC) die comprising: a substrate; a first die interconnect column cluster on the substrate, comprising: a plurality of first die interconnect rows each comprising a first die interconnect spaced apart from a second die interconnect at a row die interconnect pitch; and a seco

重要度の理由IC dies with multi-row columnar die interconnects and IC packages including high density die-to-die (D2D) interconnects

US20240395722A1 ★☆☆ 全文

Composite bridge die-to-die interconnects for integrated-circuit packages

INTEL CORP 2024-11-28 Interposer/Pkg

主担当: Metal Metal

何の発明か複数ダイ間接続用コンポジットブリッジ構造の提案

課題多チップパッケージでの高密度インターコネクトによる電源供給問題（インダクタンスループ、インピーダンスピーク）

解決手段ダイ側に配置されたコンポジットブリッジとマolding層内の有効なデバイスを用いた高密度インターコネクトと電源供給ネットワークの改善

新規性従来はダイ間直接接続。本発明ではコンポジットブリッジとマolding層内に配置された有効なデバイスを用いる。

クレーム範囲[原文] 1. A semiconductor device, comprising: a first die; a second die; a capacitor and having a first terminal and a second terminal; an interconnect bridge comprising a first trace and a second trace, wherein the first trace couples the first terminal of the capacitor with the first die, and the second

重要度の理由インダクタンスループ、インピーダンスピーク

US20240363564A1 ★☆☆ 全文

Semiconductor devices with hybrid bonding layers and process of making the same

TOKYO ELECTRON LTD 2024-10-31 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスとその製造方法

課題従来の半導体ウェーフを積層する際に、異なる接合層を使用することで、より高度な機能性や性能を実現する問題がある。

解決手段異なる二種類の絶縁材料を使用した複数の接合層を用いることで、異なる構造要素間の接触面を形成し、より高度な半導体デバイスを製造できる。

新規性従来は同一の絶縁材料を使用していたが、本発明では異なる二種類の絶縁材料を使用することで、異なる構造要素間の接触面を形成することができる。

クレーム範囲[原文] 1. A semiconductor device, comprising: a first substrate including a first area and a second area; a second substrate including a third area and a fourth area; a first bonding layer comprising a first dielectric material that bonds the first area to the third area; and a second bonding layer compris

重要度の理由異なる接合層の使用

US20240038687A1 ★☆☆ 全文

Heterogeneous nested interposer package for ic chips

INTEL CORP 2024-02-01 Interposer/Pkg

主担当: 設計設計

何の発明かICチップを複数層に配置した異種ネストインターポーザーパッケージ

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一の電子パッケージに実装するが、これにより大きなフォームファクターが生じ、一部の用途には適さない。

解決手段橋と配線層を使用して2つのダイを電気的に接続し、異なるプロセスノードで製造されたダイを単一のパッケージに統合する。

新規性従来は独立したダイを配置するが、本発明では橋と配線層を使用して2つのダイを電気的に接続し、異なるプロセスノードで製造されたダイを統合する。

クレーム範囲橋と配線層を使用して2つのダイを電気的に接続した複数の構成要件を保護している。

重要度の理由多チップ統合、異種ネストインターポーザー、橋と配線層

US20250216598A1 ★☆☆ 全文

Embedding a photonic integrated circuit in a semiconductor package for high bandwidth memory and compute

CELESTIAL AI INC 2025-07-03 Interposer/Pkg

主担当: Litho Litho

何の発明か光子統合回路を半導体パッケージに埋め込む方法

課題AI計算の需要が増大し、メモリとインターコネクト帯域幅の制約により処理性能が限られている問題。

解決手段光子統合回路（PIC）を半導体ダイに配置し、活性部と非活性部を接続して光学信号を伝送する構造。電子統合回路（EIC）は活性部と電気的に接続され、光学信号の制御や変換を行う。

新規性従来はダイ上に活性部と非活性部を配置し、光学信号を伝送する方法だったが、本発明では半導体ダイの反対側に cavity を形成して透明な光学媒体で埋め込み、光学信号の効率的な伝送を実現。

クレーム範囲光子統合回路（PIC）と電子統合回路（EIC）を含むパッケージ。PICは活性部と非活性部を持つ半導体ダイで構成され、活性部は電力消費し、非活性部は光学信号の伝送を行う。

重要度の理由光子統合回路と電子統合回路の接続、光学信号の伝送方法

US20220157779A1 ★☆☆ 全文

Semiconductor package utilizing a hybrid bonding process and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2022-05-19 Interposer/Pkg

主担当: Bonding Bonding

何の発明か Semiconductor package 利用したハイブリッド接合プロセスとその製造方法

解決手段中央部に配置された第1半導体チップ上に第2半導体チップを配置し、接合穴とワイヤーを使用して電気的に接続する。接着剤で覆われたオーバヘング部分が形成され、その距離は8μm以上である。

新規性従来は中央部に接合穴を配置し、その上に第2半導体チップを直接接合。本発明では、オーバヘングを形成することで、信頼性と密着性を向上させた。

クレーム範囲第1半導体チップには複数の接合穴とワイヤーがあり、それらは中央部に配置されている。第2半導体チップはこの中央部上に配置され、その周囲にはオーバヘングが形成される。

重要度の理由Semiconductor package, connection vias, bonding pads

US20220262756A1 ★☆☆ 全文

Clock-gating in die-to-die (d2d) interconnects

LANKA NARASIMHA 2022-08-18 Interposer/Pkg

主担当: 設計設計

何の発明かダイ間クロックゲイティングのための物理層回路とその制御

課題多チップパッケージにおいて、ダイ間インタコンネクトリンクのクロックゲイティングを適切に行うことで低エラー率を達成する。

解決手段リンクが終端されているか否かに基づき、クロックゲイティングルールを適用し、データレーンの状態を制御することで、クロックゲイティング中の誤動作を防ぐ。

新規性従来はダイ間インタコンネクトリンク全体に対して統一的なクロックゲイキングを行う。本発明では終端されたリンクと非終端されたリンクに対応した異なる制御方法を使用する。

クレーム範囲[原文] 1. A die for use on a multi-die package, wherein the die comprises: physical layer (PHY) electrical circuitry to transmit data over a terminated die-to-die (D2D) interconnect link, wherein the interconnect link includes a sideband and a mainband, and wherein the mainband includes a differential cloc

重要度の理由多チップパッケージ、ダイ間インタコンネクトリンク、クロックゲイキング

US20210183814A1 ★☆☆ 全文

Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding

SAMSUNG ELECTRONICS CO LTD 2021-06-17 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3D半導体デバイスの製造方法

解決手段二重 sacrificial stack を形成し、各ワッfers 上で特定の sacrificial 層の選択的蚀刻によりパターン化したプロテインを形成し、これらが自立して接合することで互いの接続を高精度に自定位する。

新規性従来は手動または光学系を使用して自定位していたが、本発明では選択的蚀刻によりパターン化したプロテインを利用し、誤差を1um未満に抑えることができる。

クレーム範囲[原文] 1. A method of manufacturing a three-dimensional semiconductor device, the method comprising: forming a bi-layer sacrificial stack on each of a top wafer and a bottom wafer each comprising a plurality of interconnects in a dielectric substrate, the bi-layer sacrificial stack comprising a first sacri

重要度の理由selectively etching, self-aligning, misalignment error

US20240072008A1 ★☆☆ 全文

Semiconductor device and method of integrating power module with interposer and opposing substrates

SEMICONDUCTOR COMPONENTS IND LLC 2024-02-29 Interposer/Pkg

主担当: Metal Metal成膜熱処理

何の発明か垂直絶縁ゲートバイポーラトランジスタを含む半導体デバイスとパワーモジュールの組み合わせ方法

課題従来の半導体デバイスは、単一の電気的コンポーネントのみを含むが、本発明では複数の電気的コンポーネントを持つ統合型半導体デバイスを実現する。

解決手段垂直絶縁ゲートバイポーラトランジスタと複数の接続ピンを使用し、これらはゲート領域、エミッターレギオン、またはセンシング領域に電気的に接続される。さらに、異なる半導体デバイス間で共通の電極層を直接接続することでパワーモジュールを組み合わせる。

新規性従来は個別の電気的コンポーネントのみを使用していたが、本発明では複数の半導体デバイス間で共通の電極層を直接接続することで、効率的なパワーモジュール組み合わせを実現。

クレーム範囲垂直絶縁ゲートバイポーラトランジスタと複数の接続ピンを使用し、これらはゲート領域、エミッターレギオン、またはセンシング領域に電気的に接続される半導体デバイス。さらに、異なる半導体デバイス間で共通の電極層を直接接続することでパワーモジュールを組み合わせる。

重要度の理由semiconductor device, vertical insulated gate bipolar transistor, interconnect pads

US20210183776A1 ★☆☆ 全文

Composite bridge die-to-die interconnects for integrated-circuit packages

INTEL CORP 2021-06-17 Interposer/Pkg

主担当: Metal Metal

何の発明か複数のICダイをパッケージングするための橋接接続構造

課題多チップパッケージでの高密度接続による電力供給問題（インダクタンスループ、インピーダンスピーク）

解決手段複数のICダイ間の橋接接続に無作為なデバイスを配置し、電源供給ネットワークのインピーダンス低下とパッケージインダクタンスループの減少を達成する。

新規性従来はダイ側に直接接続される無作為デバイスを使用。本発明では、橋接接続に配置された無作為デバイスにより、電源供給問題が解決される。

クレーム範囲[原文] 1. An integrated-circuit apparatus, comprising: a first integrated-circuit (IC) die; a subsequent IC die; a composite-bridge die-to-die interconnect contacting composite-bridge bond pads on each of the first and subsequent IC dice, and wherein the composite-bridge die-to-die interconnect exposes pac

重要度の理由インダクタンスループ、インピーダンスピーク

US20220406737A1 ★☆☆ 全文

Die to die high-speed communication without discrete amplifiers between a mixer and transmission line

INTEL CORP 2022-12-22 Interposer/Pkg

主担当: 設計設計

何の発明かミキサーと伝送線を直接接続した無増幅型高速通信回路

課題半導体パッケージ内のダイ間の帯域密度を向上させるための低消費電力かつ小型化された無増幅型高速通信回路の開発。

解決手段ミキサーと伝送線を直接接続し、増幅器を使用せずに信号を伝送することで、消費電力を削減し、ダイサイズを小さくする。

新規性従来は増幅器が必要だったが、本発明では無増幅型で信号を伝送できる。これにより消費電力とダイサイズを削減し、パッケージングコストも低減。

クレーム範囲ミキサーと伝送線を直接接続し、増幅器を使用せずに信号を伝送する構造の装置とその製造方法。

重要度の理由無増幅型高速通信回路

US20220261308A1 ★☆☆ 全文

Valid signal for latency sensitive die-to-die (d2d) interconnects

LANKA NARASIMHA 2022-08-18 Interposer/Pkg

主担当: 設計設計

何の発明かダイ間同期信号を使用したダイ間データ転送方法

課題ダイ間接続において低エラー率と stringent の要件を満たすためのデータ転送方法

解決手段8UI データシグナルと同時に有効シグナルを伝送し、データフレーミングとエラーディテクションを行う

新規性従来は同期信号のみを使用。本発明では有効シグナルも使用してデータフレーミングとエラー検出を行う。

クレーム範囲[原文] 1. A die for use in a multi-die package, wherein the die comprises: physical layer (PHY) electrical circuitry to transmit data over a die-to-die (D2D) interconnect link, wherein the interconnect link includes a sideband and a mainband, and wherein the mainband includes a differential clock lane, a v

US20220262770A1 ★☆☆ 全文

Hybrid bonding technology for stacking integrated circuits

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-08-18 Interposer/Pkg

主担当: Metal Metal

何の発明か3D ICの堆積構造と堆積方法

課題最小特徴サイズの縮小が困難となったため、2D ICを3Dに堆積する技術が必要。

解決手段異なるICダイ間でTSVを電気的に接続する堆積構造とその形成方法。金属線をTSVに接続することで堆積したICダイ同士を電気的に連動させる。

新規性従来は直接接触して堆積するか、間に他の層を挟んで堆積する。本発明では異なるICダイ間でTSVを電気的に接続することで堆積したICダイ同士を電気的に連動させる。

クレーム範囲[原文] 1. A three-dimensional (3D) integrated circuit (IC) comprising: a first IC die comprising a first substrate, a first interconnect structure disposed over the first substrate, and a first through substrate via(TSV) disposed through the first substrate; a second IC die comprising a second substrate, a

US20230363169A1 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2023-11-09 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの構造と製造方法

課題平面型メモリセルの特徴サイズが限界に近づくことで、プロセス技術や製造手法が困難になりコストが増加する。

解決手段3D NANDメモリデバイスでは、交替層スタックとバリア構造を用いて垂直方向に分離された異なる堆積層を形成し、垂直方向に貫通する接触部を設けることで、平面型メモリセルの密度制限を克服する。

新規性従来は平面型メモリセルを使用していたが、本発明では3D構造とバリア構造を用いることで、垂直方向に分離された異なる堆積層を形成し、その上部に垂直方向に貫通する接触部を設ける。

クレーム範囲3D NANDメモリデバイスは、交替層スタックとバリア構造を用いて垂直方向に分離された異なる堆積層を形成し、その上部に垂直方向に貫通する接触部を設けたもの。

US20240213195A1 ★☆☆ 全文

Semiconductor structure with hybrid bonding and method for manufacturing the same

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-06-27 Interposer/Pkg

主担当: 設計設計

何の発明か半導体構造とその製造方法

課題従来のトランジスタやインタコン接続は、高度なノード向けに継続的な開発が必要で、より高密度なICを実現するための空間が必要。

解決手段異なる基板上のデバイスアセンブリ間でハイブリッドボンディングを行い、電気的に接続された導体ルーティングを使用してインタコン接続を行う。

新規性従来は単一の基板上にトランジスタを配置していたが、本発明では異なる基板上のデバイスアセンブリ間で直接的な電気的接続を実現する。

クレーム範囲異なる基板上のデバイスアセンブリ間でハイブリッドボンディングを行い、それぞれの導体ルーティングが直接接触することで電気的に接続される半導体構造。

重要度の理由ハイブリッドボンディング, チップレット

US20240186303A1 ★☆☆ 全文

Multichip packages with 3d integration

NXP USA INC 2024-06-06 Interposer/Pkg

主担当: 設計設計

何の発明か多チップパッケージの製造方法

課題電子デバイスを保護し、複数のデバイスを一つのパッケージに収納して空間を節約し、性能を向上させる。

解決手段電気接点を持つ第一コンポーネントをキャリアサブストラートに接着し、その上部に絶縁性ポリマーからなる再分布層を形成し、第二コンポーネントを収容する cavity を形成する。

新規性従来は直接接続か或いは厚さが同じコンポーネントを使用。本発明では異なる厚さのコンポーネントを cavity 内に配置し、再分布層で覆う。

クレーム範囲第一コンポーネントと第二コンポーネントを cavity 内に収容し、再分布層で完全に覆う多チップパッケージの製造方法。

US20210028136A1 ★☆☆ 全文

Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

SANDISK TECHNOLOGIES LLC 2021-01-28 Interposer/Pkg

主担当: Metal Metal

何の発明か半導体ダイの接合構造とその形成方法

課題従来の3次元メモリデバイスでは、垂直NANDストリングの各セルに1ビットを配置するための障壁が必要である。

解決手段異なる2つの半導体ダイが接合され、それぞれの接合ピンはプロキシマルポリマー層とディスタンシャルポリマー層で包まれており、これらの層は水和性や交差結合密度が異なる。また、2つのダイ間の接合ピンはブレンドされたポリマー材料で包まれている。

新規性従来は単一のポリマー層を使用していたが、本発明ではプロキシマルとディスタンシャルポリマー層を組み合わせることで、接合ピンの防水性や交差結合密度を向上させている。

クレーム範囲[原文] 1. A bonded assembly, comprising: a first semiconductor die comprising a first substrate, first semiconductor devices, and first bonding pads that are electrically connected to a respective node of the first semiconductor devices and laterally surrounded by a first pad-level dielectric layer, wherei

US20250379178A1 ★☆☆ 全文

Module containing fan-out wafer-level packaging (fowlp) unit connected to electronic component by wire bonding

WALTON ADVANCED ENG INC 2025-12-11 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かファンアウトワafferレベルパッケージング（FOWLP）ユニットと電子部品をワイヤーボンディングで接続したモジュール

課題従来のFOWLP技術では、RDL中の導電回路の製造が化学プラッキングや電気プラッキングによりコスト高かつ環境に悪影響がある。

解決手段金属ペーストを埋め込んだ2次スロットからなる2次導電回路を使用し、チップエリア周囲にも bonding pad を設けることで、製造コストと環境負荷を低減する。

新規性従来は化学プラッキングや電気プラッキングでRDLの導電回路を作成していたが、本発明では金属ペーストを使用することで、コスト削減と環境負荷軽減を実現。

クレーム範囲[原文] 1. A module containing a fan-out wafer level packaging (FOWLP) unit connected to an electronic component by wire bonding comprising: a substrate provided with a first surface and a second surface opposite to each other; a first die cut from a wafer and provided with a first surface and a second surf

重要度の理由fan-out wafer level packaging, RDL, bonding

US20220020716A1 ★☆☆ 全文

Mixed hybrid bonding structures and methods of forming the same

INTEL CORP 2022-01-20 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か複合デバイス間接合構造とその形成方法

課題コンダクティブなインターコネクト構造間のピッチスケーリングが製造プロセスで困難となること、特に有機基板とインターコネクト材料のCTE不一致や溶接微凸部による制約

解決手段複合デバイス間直接接合により、CTE不一致による信頼性問題を軽減し、ピッチスケーリングを改善。

新規性従来は有機と無機材料の層状構造を使用。本発明では複合デバイス間直接接合によりCTE不一致による信頼性問題を解決。

クレーム範囲[原文] 1. A microelectronic structure comprising: a substrate layer comprising: a composite dielectric layer comprising an organic dielectric material and an inorganic filler material; and one or more conductive substrate interconnect structures within the composite organic dielectric layer; and a die comp

重要度の理由pitch scaling, CTE mismatch, ハイブリッドボンディング

US20210098411A1 ★☆☆ 全文

Mixed hybrid bonding structures and methods of forming the same

INTEL CORP 2021-04-01 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か微電子構造の形成方法とその構造

課題コンダクティブな接続構造間のピッチスケーリングが製造プロセスで困難になること、特に有機基板と接続材料間のCTE不一致や溶接微凸部による信頼性問題。

解決手段複合デバイス層を含む基板接合層とダイ接合層を使用し、これらが直接接触することにより、ピッチスケーリングとCTE不一致の影響を軽減する。

新規性従来は有機材料と無機充填材を含む複合デバイス層を使用。本発明ではそのような構造を用いることで、信頼性問題を解決する。

クレーム範囲基板接合層とダイ接合層が直接接触し、両方にコンダクティブな接続構造がある微電子構造。

重要度の理由CTE mismatch, pitch scaling

US20250029971A1 ★☆☆ 全文

Modular chiplet system

ZERO ASIC CORP 2025-01-23 Interposer/Pkg

主担当: 設計設計

何の発明かチップレットシステムの構築

解決手段ネットワークオンチップと複数のダイインターフェースを用いたチップレットシステムの構築。各ダイインターフェースはN×Mタイルマップ上のタイルに配置され、隣接するダイインターフェースには幅が固定的なレーンで隔てられる。

新規性従来は固定位置でのダイ配置。本発明ではN×Mタイルマップ上に柔軟に配置可能。さらに、ダイインターフェースのコネクタ配列は回転対称なピンアウトを持つ。

クレーム範囲[原文] 1. An integrated circuit product comprising: an active semiconductor substrate comprising: a network-on-chip; and a plurality of die interfaces coupled to the network-on-chip, wherein each die interface of the plurality of die interfaces is disposed in a corresponding tile of an N-by-M tile map of a

重要度の理由N-by-M tile map, die 界面, network-on-chip

US20250329690A1 ★☆☆ 全文

Managing high bandwidth memory devices

YANGTZE MEMORY TECH CO LTD 2025-10-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明か高帯域幅メモリ装置の制御方法

課題従来の3Dメモリ装置では、チップ面積を維持しながらメモリセル密度を向上させることが難しかった。

解決手段コントロールダイとウェーバーを垂直方向に重ねて堆積し、各ウェーバーの半導体構造とコントロールダイを接触構造で接続することで、メモリセル密度を向上させた。

新規性従来は単一のダイを使用していたが、本発明では複数のウェーバーを垂直方向に重ねて堆積し、各ウェーバーの半導体構造とコントロールダイを接続する方法を提案した。

クレーム範囲コントロールダイとウェーバーを垂直方向に重ねて堆積し、各ウェーバーの半導体構造とコントロールダイを接触構造で接続すること。

重要度の理由チップレット, die_stacking, HBM

US20240063203A1 ★☆☆ 全文

Package architectures with glass cores for thickness reduction and 3d integration

INTEL CORP 2024-02-22 Interposer/Pkg

主担当: Bonding Bonding

何の発明かガラスコアを持つ電子パッケージの構造と製造方法

課題複数のダイが communicatively coupled されるための橋接ダイの配置や接合に伴う問題（橋接ダイの増加による配線精度の低下、BTVによる低収益性）

解決手段ガラスコアを使用し、薄型化と3D積層を実現する電子パッケージ構造。また、TGVとRDLを使用してダイ間の電気的接続を効率化。

新規性従来はSi基板を使用していたが、本発明ではガラスコアを使用することで薄型化と3D積層が可能となった。また、TGVとRDLの使用によりダイ間の電気的接続が改善された。

クレーム範囲ガラスを含む基板上に積層したダイ同士を電気的に接続する電子パッケージ。ガラスコアを使用し、TGVとRDLを用いてダイ間の接続を行う。

US20260011675A1 ★☆☆ 全文

Fan-out wafer level packaging unit

WALTON ADVANCED ENG INC 2026-01-08 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かファンアウトワaffer-レベルパッケージングユニットの構築

課題従来のFOWLP技術では、RDL中の導電回路の形成が化学プラッキングや電気プラッキングにより高コストで環境に優しくない。

解決手段金属ペーストを使用して第一および第二の導電回路を形成することで、製造コストを低減し、環境負荷を軽減する。

新規性従来は化学プラッキングや電気プラッキングでRDL中の導電回路を形成していたが、本発明では金属ペーストを使用して形成することで解決。

クレーム範囲FOWLPユニットには基板、ワafferから切り出した第一ダイ、その上に固定された第一ダイの表面と反対側の第二ダイ、第一ダイ電気絶縁層、第一導電回路、第二ダイ電気絶縁層、第二導電回路が含まれる。

重要度の理由化学プラッキング/電気プラッキング/金属ペースト

US20230087468A1 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2023-03-23 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの構造と製造方法

課題平面型メモリセルの微細化により生じるプロセス技術の限界とコスト上昇

解決手段交替層スタックとバリア構造を用いた3D NANDメモリデバイスの構造。さらに、垂直方向に延伸する複数のthrough array接触を形成。

新規性従来は平面型メモリセルを使用していたが、本発明では3D構造とバリア構造を用いることで密度制限を克服している。

クレーム範囲[原文] 1. A three-dimensional (3D) NAND memory device, comprising: a stack on a substrate, the stack comprising: a first region including a first stack comprising first and second dielectric layers arranged alternately in a vertical direction; and a second region including a second stack comprising conduct

US20250029953A1 ★☆☆ 全文

Inter-Terminal Die-to-Die Attachment

MURATA MANUFACTURING CO 2025-01-23 Interposer/Pkg

主担当: 設計設計

何の発明か主ICと補助ICを間接的に接続する多重積層構造

課題電子製品の小型化に伴うコンポーネント配置の制約

解決手段主ICと補助ICを間接的な接続で接続し、パラシタキャパシタンスやインダクタンスを低減する。

新規性従来は直接接続か並列配置だったが、本発明では補助ICを主ICの穴部に配置して間接的に接続する。

クレーム範囲[原文] 1. A multiple integrated circuit (IC) stack, including: (a) a primary IC configured with a primary array of terminals; and (b) a first auxiliary IC configured with a first auxiliary array of terminals and electrically connected to the primary IC through at least one terminal of the first auxiliary a

重要度の理由void region, auxiliary IC, primary IC

US20250344412A1 ★☆☆ 全文

High bandwidth memory devices with multiple decks

YANGTZE MEMORY TECH CO LTD 2025-11-06 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリデバイスの多重デック構造

課題従来の3Dメモリデバイスでは、上部と下部のデッキ間で電気的接続が困難であり、帯域幅の向上に制約があった。

解決手段異なるデッキ間で直接的な電気接続を可能にするため、第一デッキの半導体構造から第二デッキの半導体構造への接触構造を設けることで、高帯域幅メモリデバイスの性能を向上させた。

新規性従来は異なるデッキ間で直接的な電気接続が難しかった。本発明では、第一デッキと第二デッキ間のダイレクトな接触構造により、効率的なデータ移動とアクセスを実現した。

クレーム範囲多重デッキの半導体構造とその間に配置される複数の絶縁層、そして各デッキ間で異なる接続方法を持つ接触構造により、高帯域幅メモリデバイスを形成する。

US20250379188A1 ★☆☆ 全文

High-bandwidth memory (hbm) package-on-package (pop) dynamic random-access memory (dram) with semiconductor pillars

QUALCOMM INC 2025-12-11 Interposer/Pkg

主担当: 設計設計

何の発明かSi_interposerとmemory diesを積層したシステムインパックト

課題モバイルデバイス向けに小型化と高帯域幅メモリを実現するための制約

解決手段logic dieとmemory diesを積層し、その間にはSi_interposerを使用して接続

新規性従来は厚みのあるダイを下部に配置することで高帯域幅メモリシステムのスケーリングが制限される。本発明ではSi_interposerを使用してダイピッチを拡大し、スケーリングを可能にする。

クレーム範囲logic dieとmemory diesを積層したシステムインパックトで、その間にはSi_interposerを使用している

US20250216632A1 ★☆☆ 全文

Embedding a photonic integrated circuit in a semiconductor package for high bandwidth memory and compute

CELESTIAL AI INC 2025-07-03 Other

主担当: Litho Litho

何の発明か光子統合回路を半導体パッケージに埋め込む方法

課題AI計算の需要が増大し、メモリとインターコネクト帯域幅による性能制限が生じている。

解決手段光子統合回路（PIC）を半導体ダイ上に配置し、電子統合回路（EIC）との電気的接続を行い、PICの光学ポートを通じた光学信号の伝送を可能にする。

新規性従来は表面全体を覆うマスクを使用していたが、本発明では特定部分のみをマスクし、余分なマスクを取り除くことで光学ポートへのアクセスを確保する。

クレーム範囲光子統合回路（PIC）と電子統合回路（EIC）を含むパッケージの製造方法で、特定部分をマスクし、その上に封止材を塗布してPICを覆い、余分なマスクを取り除き、光学ポートを露出させ、それを透明な媒体で塞ぐ。

重要度の理由光子統合回路, マスク, 封止材

US20260040987A1 ★☆☆ 全文

Methods and structure for hybrid bonding

ASM IP HOLDING BV 2026-02-05 Interposer/Pkg

主担当: Bonding BondingCMPMetal

何の発明かダイとウェーファ間のハイブリッド接合方法

課題従来のダイ-ウェーファ接合技術では、接合率、接合力、接合の健全性に問題が生じることがある。

解決手段導体部品の上表面のみに障壁層を選択的に形成し、その後、絶縁層の上表面を修正する方法。さらに、障壁層を取り除く工程を含む。

新規性従来は導体部品全体に障壁層を形成していたが、本発明では導体部品の上表面のみを選択的に形成することで、接合率と接合力を向上させた。

クレーム範囲[原文] 1. A method for fabricating a semiconductor structure, comprising: receiving a first substrate comprising a first dielectric layer and a first conductive feature that is partially embedded within the first dielectric layer; selectively depositing a first barrier layer only on a top surface of the fi

US20250079381A1 ★☆☆ 全文

Double-sided multichip packages with direct die-to-die coupling

NXP USA INC 2025-03-06 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスパッケージの構築

課題複数の電子デバイスを一つのパッケージに収納し、相互接続することによる空間節約と性能向上。

解決手段二つの電子デバイス間でダイ対ダイ接続を行い、 redistribution layers を用いて電気的接続を実現する。

新規性従来は単一の電子デバイスのみを使用。本発明では複数の電子デバイスを直接接続し、 redistribution layers を用いた多層化された接続構造を採用している。

クレーム範囲第一電子コンポーネントと第二電子コンポーネントを二面に配置し、その表面を接着して一体化。接着部を包むモールディング材料と、 redistribution layers を用いて電気的接続を行う構造。さらに、パッケージ内を通るthrough-package interconnectも含まれる。

重要度の理由semiconductor devices, electronic components, 再配線層（RDL）s, through-package interconnect

US20230153587A1 ★☆☆ 全文

Stacked-Die Neural Network with Integrated High-Bandwidth Memory

RAMBUS INC 2023-05-18 Interposer/Pkg

主担当: 設計設計

何の発明か3D ASIC構造におけるニューラルネットワーク加速装置

課題従来のニューラルネットワークは、大量のデータを効率的に処理するためのメモリ接続が不足していた。

解決手段Processor dieと4つのDRAM dieを3Dで積層し、各DRAM dieに8つの独立したメモリバンクを配置することで、高速なデータアクセスを実現している。

新規性従来は単一の2D構造を使用していたが、本発明では4つの垂直接続された加速タイルと8つのメモリバンクを持つ3D積層構造を採用している。

クレーム範囲[原文] 1. An integrated circuit (IC) device comprising: a processor die having at least one processing tile; memory dies stacked with and bonded to the processor die, each memory die defining a memory-die plane and having: memory banks spaced in the memory-die plane by a memory-bank pitch; an inter-die dat

重要度の理由stacked-die, neural-network accelerator, high-bandwidth memory

US20260026397A1 ★☆☆ 全文

Silicon system substrate with vertical bridge chiplet

ZERO ASIC CORP 2026-01-22 Interposer/Pkg

主担当: Litho Litho

何の発明か垂直橋接チップレットと機能的なICチップを積層した半導体基板

解決手段垂直橋接チップレットと機能的なICチップを積層し、ネットワークオンチップの構造を使用して垂直方向に接続する。

新規性従来は水平方向に配置されるチップが多かったが、本発明では垂直橋接チップレットと機能的なICチップを積層し、垂直方向に接続することでより効率的なチップ間通信を実現。

クレーム範囲[原文] 1. An integrated circuit product comprising: a semiconductor substrate including conductive routing coupled to a conductive interface structure on a first surface of the semiconductor substrate; a vertical bridge die stacked with the semiconductor substrate and vertically coupled to the conductive i

US20230386952A1 ★☆☆ 全文

Fan-out wafer-level packaging structure and method for manufacturing same

SJ SEMICONDUCTOR JIANGYIN CORP 2023-11-30 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かワイヤー層を形成し、UV硬化性接着剤を使用して電気部品とチップを固定した後、 molding 層を形成する方法。

課題高密度化と小型化が進んだ電子パッケージングにおいて、高温プロセスにより電気部品のSnAgソルダーマeltingや短絡などの問題。

解決手段UV硬化性接着剤を使用した保護層を形成し、チップと電気部品を固定してmolding 層を形成することで、高温プロセスによるリスクを軽減。

新規性従来は高温プロセスでソルダーマeltingが問題だったが、本発明ではUV硬化性接着剤を使用し、低温プロセスでの固定が可能になった。

クレーム範囲[原文] 1. A method for manufacturing a fan-out wafer-level packaging structure, comprising: 1) forming a rewiring layer over a support substrate; 2) soldering a bonding surface of an electrical component to a first surface of the rewiring layer, dispensing UV-curable adhesive on surfaces of the electrical

重要度の理由高温プロセスによるリスク軽減、UV硬化性接着剤の使用

US20260026414A1 ★☆☆ 全文

Fan-out wafer level packaging unit

WALTON ADVANCED ENG INC 2026-01-22 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かFOWLPユニットの構造と製造方法

課題従来のFOWLPでは、RDLの形成に化学プラッキングや電気プラッキングを使用し、コストが高く、環境に優しくない。

解決手段金属ペーストをスロットに充填して研磨することで、FOWLPの導電回路を形成し、製造コストと環境負荷を低減。

新規性従来は化学プラッキングや電気プラッキングを使用していたが、本発明では金属ペーストをスロットに充填して研磨することで導電回路を形成。

クレーム範囲FOWLPユニットには基板、ダイ、ディエキシングホール、導電柱、複数の導電回路が含まれる。これらの構造は金属ペーストを使用して形成され、コストと環境負荷を低減。

重要度の理由Fan-Out Wafer Level Packaging, chemical plating, 電気めっき, metal paste

US20250201795A1 ★☆☆ 全文

System and methods for a modular hybrid bonding package architecture

SAMSUNG ELECTRONICS CO LTD 2025-06-19 Interposer/Pkg

主担当: Litho Litho

何の発明かモジュールハイブリッドボンディングパッケージ構造とその製造方法

課題異なる基板間での接続形成が複雑化し、パッケージングは多種多様なICを統合するための技術的な問題を抱える。

解決手段異なる層に異なるデバイスを配置することで、処理とメモリなどの機能を分離し、効率的に統合する。

新規性従来は単一の基板上に全てのデバイスを配置していたが、本発明では複数の層に異なる種類のデバイスを配置することで、機能別の最適化を実現。

クレーム範囲第一層と第二層、第三層による多層構造で、それぞれ異なるデバイス（例えば処理とメモリ）を配置し、これらを信号層と電源層との間に接続することで、効率的なパッケージングを実現。

重要度の理由モジュールハイブリッドボンディングパッケージ構造とその製造方法

US20240321853A1 ★☆☆ 全文

Packaging method and packaging structure of multi-layer stacked high-bandwidth memory

TONGFU MICROELECTRONICS CO LTD 2024-09-26 Interposer/Pkg

主担当: 設計設計

何の発明か多層堆積高帯域幅メモリのパッケージング方法と構造

課題従来の熱圧着接合プロセスでは、メモリチップ間の垂直接続が困難で速度低下が生じる。

解決手段バッファチップとメモリチップを混成接合し、多層化して堆積する方法。さらに、各メモリ微小モジュールをプラズマ包囲層で覆う。

新規性従来は単一のチップ間で接合。本発明ではバッファチップと混成接合し多層化する。

クレーム範囲[原文] 1. A packaging method of a multi-layer stacked high-bandwidth memory, comprising: respectively providing a substrate and a plurality of memory chips, wherein both the substrate and a memory chip of the plurality of first memory chips are provided with a plurality of conductive vias; sequentially for

重要度の理由多層堆積技術、混成接合

US20260018505A1 ★☆☆ 全文

Fan-out wafer level packaging unit

WALTON ADVANCED ENG INC 2026-01-15 Interposer/Pkg

主担当: Metal Metal熱処理

何の発明かFOWLPユニットの製造方法

課題従来のFOWLPでは、RDL中の配線形成が化学プラッキングや電気プラッキングにより高コストで環境に悪影響がある。

解決手段金属ペーストをスロットに埋め込み、研磨することで低コストかつ環境に優しいFOWLPユニットの製造を実現。

新規性従来は化学プラッキングや電気プラッキングを使用していたが、本発明では金属ペーストをスロットに埋め込み研磨することで低コストかつ環境に優しい配線形成が可能になった。

クレーム範囲[原文] 1. A fan-out wafer level packaging (FOWLP) unit comprising: a substrate; a first dielectric layer arranged at the substrate and provided with at least one first slot extending in a horizontal direction; at least one antenna mounted in the first slot; at least one die cut from a wafer and having a fi

重要度の理由化学プラッキング/電気プラッキング/FOWLP

US20250240977A1 ★☆☆ 全文

High bandwidth memory

SAMSUNG ELECTRONICS CO LTD 2025-07-24 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリの構造

解決手段メモリダイが積層されたメモリスタックの上部にダミーダイを配置し、両者の間でバームを使用して接続。さらに、バームのピッチを中央領域と周囲領域で異なるように設計。

新規性従来は同一のピッチでバームが配置されていたが、本発明ではメモリスタックの熱集中部位や歪み特性に応じて中央領域と周囲領域で異なるピッチを採用。

クレーム範囲[原文] 1. A high bandwidth memory comprising: a base die; a memory stack on the base die, the memory stack including a plurality of stacked memory dies, the memory stack having: a first region defined by dividing a horizontal plane of the memory stack, and a second region in the horizontal plane surroundin

重要度の理由dummy_die, bumps, pitch

US20250364499A1 ★☆☆ 全文

Semiconductor package utilizing a hybrid bonding process and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2025-11-27 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体チップを積層したパッケージとその製造方法

解決手段第一チップ上に第二チップを配置し、両者の間で直接接続する。さらに、第一チップの一部が第二チップよりも高い位置にある。

新規性従来はチップ間の接続は间接的に行われていたが、本発明では直接的な接続が可能となった。

クレーム範囲[原文] 20. (canceled)

重要度の理由半導体チップを積層し、直接接続する方法

US20260076198A1 ★☆☆ 全文

Multi-chiplets packaging for jet-cooled, diamond-substrated chips

DIAMOND FOUNDRY INC 2026-03-12 Other

主担当: CMP CMP

何の発明かダイヤモンド層を含む複数チップレットパッケージの製造方法

課題半導体デバイスでの熱伝導性の向上と、チップレベルやパッケージレベルだけでなく、ワafferレベルでも熱抵抗の改善。

解決手段ダイヤモンド層を含むダイレットとロジックダイを積み重ね、さらに他のICデバイスを高さが異なる位置に配置することで、効率的な熱伝導を実現。

新規性従来は単結晶ダイヤモンドをチップレベルで使用。本発明ではワafferレベルでのダイヤモンドの使用により、より広範な熱伝導が可能となる。

クレーム範囲ダイヤモンド層とロジックダイを積み重ねた構造と、その上に他のICデバイスを配置したパッケージ。さらに、液体冷却媒体を使用した効率的な熱伝導も含まれる。

US20260089942A1 ★☆☆ 全文

Bonded assemblies and methods for forming the same using polymer-based hybrid bonding

SANDISK TECHNOLOGIES INC 2026-03-26 Interposer/Pkg

主担当: 設計設計

何の発明かメモリダイとメモリダイを接合した構造とその形成方法

課題フラッシュメモリデバイスの製造において、NANDやNORメモリデバイスをシリコンウェッfers上に順次積層する工程が技術的問題となっている。

解決手段異なるポリマー基板を使用して、それぞれのメモリダイに金属接合端子とメモリスタック構造を形成し、これらを接合することで、従来の無機ダイレジクル層での接合方法を改善している。

新規性従来は無機ダイレジクル層を使用していたが、本発明ではポリマー基板を使用することで、接合工程が簡略化されている。

クレーム範囲メモリダイ2枚をそれぞれ異なるポリマー基板で包み、金属接合端子とメモリスタック構造を形成し、これらを接合した構造とその形成方法を保護している。

US20230088392A1 ★☆☆ 全文

Thermally conductive sleeves around tgvs for improved heat dissipation in glass core substrates or glass interposers

INTEL CORP 2023-03-23 Interposer/Pkg

主担当: Bonding Bonding

何の発明かガラスコアを含む電子パッケージに熱伝導性が高い材質のシールドを設置する方法

課題ガラス基板を使用したパッケージがdebonding後に歪みや収縮する問題。

解決手段ガラスコア内の第2のviaに熱伝導性が高い材質のシールドを設置することで、熱放散を改善する。

新規性従来はvia自体が直接接触し、熱伝導性が低かった。本発明ではvia周囲に高熱伝導性のシールドを配置することで、より効果的な熱放散を実現。

クレーム範囲ガラスコアを持つ電子パッケージにおいて、第2のvia周りに高い熱伝導性を持つ材質で作られたシールドを設置すること。

重要度の理由ガラス基板、via、シールド

US20250362465A1 ★☆☆ 全文

Embedding a photonic integrated circuit in a semiconductor package for high bandwidth memory and compute

CELESTIAL AI INC 2025-11-27 Interposer/Pkg

主担当: CMP CMPLitho

何の発明か光子統合回路を半導体パッケージに埋め込む方法

課題AI計算の需要が増大し、メモリとインターコネクト帯域幅による性能制限が生じている。

解決手段光子統合回路（PIC）を半導体ダイ上に配置し、光学信号を伝送するための光学的ポートを持つアクティブ部分と非活性部分を有し、電子統合回路（EIC）との電気的な接続によりデータ転送を高速化。

新規性従来は表面全体にカバー材を使用していたが、本発明では特定の光子ポートのみを覆うカバーを使用することで、光学信号の伝送効率を向上させた。

クレーム範囲PICとEICを含むパッケージ内にPICを埋め込む方法で、PICの一部を覆い、その上部を除去して光子ポートを露出する工程を含む。

重要度の理由光子統合回路, パッケージング, 光学信号

US20210134826A1 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2021-05-06 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの3D構造と製造方法

課題平面的なメモリセルの特徴サイズが限界に近づくと、プロセス技術や製造手法が困難になりコストも増加する。

解決手段交替層スタックを用いた3D NANDメモリデバイスで、障壁構造と垂直方向のthrough array接触を使用して、メモリ配列と周辺回路を接続する。

新規性従来は平面的なメモリセルを使用していたが、本発明では3D交替層スタックと垂直方向のthrough array接触を使用することで、より高密度なメモリ構造を実現した。

クレーム範囲3D NANDメモリデバイスは、交替層スタックに含まれる第一領域と第二領域を障壁構造で分離し、垂直方向のthrough array接触を使用してメモリ配列と周辺回路を接続する。

US20250102746A1 ★☆☆ 全文

High Speed Optical Links for High-Bandwidth Memory Systems

GOOGLE LLC 2025-03-27 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリシステム用の光学接続されたハイブンドメモリパッケージとプロセッサパッケージ

解決手段HBMダイが光学インターフェースを介して高速で高性能な計算を行うように設計され、冷却部品は高消費電力の部品から熱を移動する。

新規性従来はHBMダイとプロセッサパッケージ間の直接的な電気接続が主流だったが、本発明では光学インターフェースを使用して接続される。さらに、冷却部品は高消費電力の部品のみを接触し、低消費電力の部品には接触しない。

クレーム範囲プロセッサパッケージとHBMパッケージ（光学インターフェースと冷却部品を含む）からなるシステム。各HBMアセンブリは高消費電力の部品と低消費電力の部品で構成され、後者は光学接続に使用される。

US20260047490A1 ★☆☆ 全文

High bandwidth memory and method for manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2026-02-12 Interposer/Pkg

主担当: Dryエッチ Dryエッチ

何の発明か高帯域幅メモリの製造方法

解決手段プラズマエッチングにより、下填充材の側面をメモリダイの側面から内側に切り取ることで、高帯域幅メモリの製造を行う。

新規性従来は下填充材とメモリダイの側面が平行だったが、本発明では下填充材の側面がメモリダイの側面から内側に切り取られる。

クレーム範囲[原文] 1. A high bandwidth memory comprising: a base die; and a semiconductor stack disposed on the base die, the semiconductor stack comprising a plurality of underfill members and a plurality of memory dies that are alternately stacked, wherein each of the plurality of underfill members includes first si

US20250151293A1 ★☆☆ 全文

High bandwidth memory

SAMSUNG ELECTRONICS CO LTD 2025-05-08 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリの構造

課題従来のHBMではコーナー部の応力集中が問題

解決手段メモリダイのサイズを調整してコーナー部に丸みを持たせること

新規性従来はコーナー部を研磨処理で丸めるが、工程が複雑化し生産性が低下。本発明ではメモリダイのサイズを調整することで同様の効果を得る。

クレーム範囲[原文] 1. A high bandwidth memory, comprising: a base die; and a memory stack on the base die, wherein the memory stack includes a plurality of memory dies, wherein the memory stack includes a first memory die closest to the base die among the plurality of memory dies, the first memory die having a first w

重要度の理由corner, fillet, memory dies, base die

US20260033392A1 ★☆☆ 全文

High bandwidth memory

SAMSUNG ELECTRONICS CO LTD 2026-01-29 Interposer/Pkg

主担当: 設計設計

何の発明か高帯域幅メモリの製造方法

解決手段複数のメモリダイを水平方向に配置した半導体ダイからなる基板ダイ上に、これらの半導体ダイを垂直方向に積層して高帯域幅メモリを作成する。

新規性従来は単一のダイを使用。本発明では複数のメモリダイを水平方向に配置した半導体ダイからなる基板ダイ上に垂直方向に積層することで、高帯域幅メモリを作成する。

クレーム範囲[原文] 1. A high bandwidth memory comprising: a base die; and a semiconductor stack on the base die, wherein the semiconductor stack includes a plurality of semiconductor dies, which are stacked in a vertical direction, and each of the plurality of semiconductor dies includes a plurality of memory dies arr

US20230048835A1 ★☆☆ 全文

Composite bridge die-to-die interconnects for integrated-circuit packages

INTEL CORP 2023-02-16 Interposer/Pkg

主担当: Metal Metal

何の発明か複数ダイ間接配線構造を持つ半導体デバイス

課題多チップパッケージ内のダイ間高密度インタコンで生じる電源供給問題（不適切なインダクタンスループとインピーダンスピークプロファイル）

解決手段ダイ側に配置された複合橋接配線構造と、その間に配置されたパッシブデバイスにより、ダイ間電源供給問題を解決。パッシブデバイスはモールディング層内に配置され、ダイと直接接続される。

新規性従来のパッケージングではダイ間インタコンのみを使用していたが、本発明ではダイ側に複合橋接配線構造を配置し、その間にパッシブデバイスを配置することで電源供給問題を解決。

クレーム範囲[原文] 1. A semiconductor device, comprising: a first die and a second die; an interconnect bridge coupled between the first and second dies; a passive device located laterally between the first and second dies, the passive device coupled to the interconnect bridge; and a molding material that contacts the

重要度の理由複合橋接配線構造とモールディング層内に配置されたパッシブデバイス

US20240088105A1 ★☆☆ 全文

Semiconductor package utilizing a hybrid bonding process and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2024-03-14 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体チップを堆積させた半導体パッケージとその製造方法

解決手段上部に突出した周縁領域と、その内側にある接合領域を形成し、より大きな面積を持つ2次元半導体チップを接合することで、チップ間の電気的接続を実現。

新規性従来は平坦な上部表面に直接接合する方法を使用。本発明では、周縁領域と接合領域の間に溝を作り、その内側にチップを接合することで、チップ間の電気的接続が可能となる。

クレーム範囲[原文] 1. A method of manufacturing a semiconductor package, the method comprising: forming upwardly protruding peripheral regions on an upper surface of a wafer, the wafer including a plurality of first semiconductor chip; forming bonding regions on the upper surface of the wafer by forming a groove at th

US20250210613A1 ★☆☆ 全文

Direct applied interposer for co-packaged optics

APPLIED MATERIALS INC 2025-06-26 Interposer/Pkg

主担当: Litho Litho

何の発明か多チップモジュールの直接適用インターポーザ形成方法

解決手段チップ群を中間媒体で成型し、その位置と方向をマッピングしてから、パターン化された第1インタコンネクト層を使用してパターン化されたビア群を作成し、それらのビアが各チップ上のインタコンネクトに接続されるように配置する。その後、スタックチップをインターポーザ経由で多チップモジュールに接続する。

新規性従来は手動で位置と方向を調整し、ビアが正確に接続されていた。本発明では、マッピング情報に基づいてパターン化されたビア群を作成することで、より精密な接続が可能となる。

クレーム範囲多チップモジュールの形成方法において、チップ群を中間媒体で成型し、その位置と方向をマッピングしてから、パターン化された第1インタコンネクト層を使用してパターン化されたビア群を作成し、それらのビアが各チップ上のインタコンネクトに接続されるように配置する。さらに、スタックチップをインターポーザ経由で多チップモジュールに接続する。

US20250087499A1 ★☆☆ 全文

Semiconductor Device and Method of Making a Fine Pitch Organic Interposer with Dual Function Capping Layer

STATS CHIPPAC PTE LTD 2025-03-13 Interposer/Pkg

主担当: 熱処理熱処理Litho

何の発明か細ピッチ有機インターポーザーの製造方法

課題従来のRDLの断面積が小さくなることで引き起こされる電流密度増加とエレクトロマイグレーションの問題。

解決手段複数の再配線層（RDL）を形成し、capping 層を用いることで電気的接続を強化する。

新規性従来は単一の再配線層（RDL）だけを使用。本発明では capping 層を使用することで、電気的接続性と耐エレクトロマイグレーション性を向上させた。

クレーム範囲capping 層を用いた複数の再配線層（RDL）の形成方法。

重要度の理由エレクトロマイグレーション, RDL, capping_層

US20230261113A1 ★☆☆ 全文

3d ufet device for advanced 3d integration

TOKYO ELECTRON LTD 2023-08-17 Interposer/Pkg

主担当: CMP CMPMetal成膜Litho

何の発明か3D U-FETデバイスとその製造方法

課題従来の2次元平面半導体装置では、微細化に伴う制限が生じている。

解決手段複雑なチャネル構造を有するトランジスタを垂直方向に配置し、ゲートダイレクトとゲートメタルを形成することで3D U-FETデバイスを作成する。

新規性従来は平面的なトランジスタのみが作製され、本発明では複雑なチャネル構造を持つ垂直配置のトランジスタを使用している。

クレーム範囲[原文] 1. A semiconductor device comprising: a substrate comprising a working surface; and a transistor formed in the substrate, the transistor comprising: a complex channel structure which is vertically arranged with respect to the working surface, the complex channel structure comprising first and second

US20220068888A1 ★☆☆ 全文

Die to die interface circuit

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-03-03 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か積層ダイ接続回路を形成する方法

課題ICの小型化により、複数のダイを堆積して高機能性と高速度を実現する必要がある。

解決手段異なるレイヤー間に金属レールとインターフェース回路を配置し、信号を伝送しながら電気的な隔離を行う。

新規性従来は直接接続か単純な堆積だったが、本発明では異なるレイヤー間で信号伝送と電気的隔離を実現する。

クレーム範囲[原文] 1. An integrated circuit comprising: a first die; and a second die disposed above the first die along a direction, the second die including: a first layer, a second layer disposed above the first layer along the direction, a first metal rail extending through the first layer along the direction to e

重要度の理由die_stacking, 界面_circuit

US20210028135A1 ★☆☆ 全文

Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

SANDISK TECHNOLOGIES LLC 2021-01-28 Interposer/Pkg

主担当: Metal Metal

何の発明か半導体ダイの接合構造とその形成方法

課題三重構造メモリデバイスの垂直NANDストリングの一つのビットセル設計における障壁膜や接合技術に関する問題点を解決すること。

解決手段第一半導体ダイと第二半導体ダイのそれぞれに、電極が接触する部位を保護するポリマー層を使用し、これらのダイを接合することで問題を解決。

新規性従来は単純な接合技術を使用していた。本発明では、第一ダイのポリマー層と第二ダイのポリマー層が接触することにより、より高度な障壁機能や接合強度を実現。

クレーム範囲[原文] 1. A bonded assembly, comprising: a first semiconductor die comprising a first substrate, first semiconductor devices, and first bonding pads that are electrically connected to a respective node of the first semiconductor devices and laterally surrounded by a first pad-level dielectric layer, wherei

US20240404896A1 ★☆☆ 全文

Patch interposer mold design for liquid metal carrier array

INTEL CORP 2024-12-05 Interposer/Pkg

主担当: 設計設計

何の発明か液金属キャリアの設計

課題従来のソケットアーキテクチャでは、ピンとパッケージ間の接続に必要な力が組み立て能力を超えており、非円形の穴や均一な液金属量が必要。

解決手段異なる形状の穴を使用し、液金属を含む開口部を持つ構造により、液金属量の非均一性と表面粗さ問題を解決。

新規性従来は円形の穴のみが形成可能だったが、本発明では異なる形状の穴を使用。また、従来の加工プロセスによる表面粗さ差異を改善。

クレーム範囲液金属キャリアには異なる形状とサイズの開口部があり、それぞれに異なる種類の接続器が配置され、液金属が充填される。

重要度の理由drilling process, liquid metal volume, surface roughness

US20250385209A1 ★☆☆ 全文

Bumpless fan-out wafer-level integrated circuit package including memory and logic

QUALCOMM INC 2025-12-18 Interposer/Pkg

主担当: 設計設計

何の発明かメモリとロジックを積層した無接点ワafferレベルパッケージ

課題ロジックダイとメモリダイ間の大帯域データフローのために、小型化と高帯域制御が困難。

解決手段メモリダイを重ねて積層し、金属柱を使用して信号伝達を行うことで、大帯域化と小型化を実現。

新規性従来は単独のダイ間で接点が必要だったが、本発明では金属柱による非接触接続により、高帯域化と小型化が可能となった。

クレーム範囲[原文] 1. An integrated circuit package comprising: an upper redistribution layer; a first stack of memory dies; a first plurality of metal pillars coupled between the first stack of memory dies and the upper redistribution layer; a lower redistribution layer; a logic die; a plurality of interconnects coup

US20230260970A1 ★☆☆ 全文

Die to die interface circuit

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-08-17 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か複数ダイ間の信号伝送回路を提供する

課題ICの小型化により、異なるダイ間での信号伝送が難しくなっている。

解決手段異なる位置に配置された各ダイに設置したインターフェース回路が、隣接ダイとの間で信号を伝送しつつ電気的隔離を行う。

新規性従来は直接接触して信号伝送を行っていたが、本発明では異なる金属レール間で信号を伝送し、他のダイからの干渉を防ぐ。

クレーム範囲[原文] 1. An integrated circuit comprising: a first die including a first interface circuit; a second die disposed above and operatively coupled to the first die, and including a second interface circuit; and a third die disposed below and operatively coupled to the first die, and including a third interfa

US20210005558A1 ★☆☆ 全文

Method for forming hybrid-bonding structure

TAIWAN SEMICONDUCTOR MFG CO LTD 2021-01-07 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明かハイブリッド接合構造を形成する方法

課題3DICsの製造において、ダイ間の接続線の短縮と同時に、ダイの堆積による複雑さの増加に対処すること。

解決手段ダイ上に絶縁層を形成し、その一部を除去して開口部を作り、その中に導体線を形成することで、ダイ上の導電構造との接触を確保する。

新規性従来はダイ間の直接接続を使用していたが、本発明では絶縁層と開口部を利用して導体線を形成し、ダイ上の導電構造との接触を実現する。

クレーム範囲絶縁層を形成し、その一部を除去して開口部を作り、その中に導体線を形成することで、ダイ上の導電構造との接触を確保する方法。

重要度の理由partial removal of 誘電体層, formation of opening, conductive line formation

US12057429B1 ★☆☆ 全文

Temporary bonding structures for die-to-die and wafer-to-wafer bonding

HRL LAB LLC 2024-08-06 Interposer/Pkg

主担当: Bonding BondingLitho計測

何の発明か電子部品やウェfers間の一時的な結合構造

課題微細な接合部位での表面粗さと酸化膜により、高温高圧が必要で製造コストが高くなる。

解決手段微細な突起構造と平らな平面構造を配置し、一時結合後、永久結合を行うことで低温での接合を可能にした。

新規性従来は高温高圧が必要だったが、本発明では室温でも一時結合が可能となった。

クレーム範囲[原文] 1. An electronic component, die or wafer, comprising: a first array of microstructures on a major surface of the electronic component, die or wafer that project in a direction essentially normal to the major surface, the microstructures each terminating at a distal end thereof with an elongate edge

US11189338B1 ★☆☆ 全文

Multi-rank high bandwidth memory (HBM) memory

XILINX INC 2021-11-30 Interposer/Pkg

主担当: 設計設計

何の発明か電子デバイスにおける多層高帯域幅メモリの実装方法

課題従来のHBMは低遅延かつ高帯域幅のメモリアクセスを提供するが、その制限が存在する。

解決手段ICチップにインターフェース回路を設け、外部ピンを通じてデータとクロック信号を効率的に伝送し、多層HBMチップスタックのメモリアクセスを実現する。

新規性従来は単一のデータ入出力ピンとクロックピンを使用。本発明では、それぞれのチャンネルに対して複数のデータ入出力ピンとより多くのクロックピンを使用することで、帯域幅を向上させた。

クレーム範囲ICチップに設けられたインターフェース回路を通じて、多層HBMチップスタックへのデータ書き込みと読み取りを行い、それぞれのチャンネルに対して並列接続されたデータピンと個別のクロックピンを使用することで帯域幅を向上させている。

US11302616B2 ★☆☆ 全文

Integrated interposer solutions for 2D and 3D IC packaging

INVENSAS CORP 2022-04-12 Interposer/Pkg

主担当: 設計設計

何の発明か2Dおよび3D ICパッケージ用の統合インターポーザソリューションとその製造方法

解決手段背面上部に穴を形成し、その底面で前方表面を定義する1つの基板を使用。前方表面と背面表面に電気接触を形成し、これらを接続する電気導体要素を形成。1つ以上のダイを腔内に配置し、それらを前方表面の電気接触に接続。接着剤で2番目の基板の下表面を第1基板の上表面に永久的に接合。

新規性従来は単独の基板を使用していたが、本発明では統合インターポーザを使用し、2Dと3Dパッケージの両方に対応する。さらに、ダイを配置してICを接続し、接着剤で覆う工程を追加。

クレーム範囲第1基板に穴を開け、その底面で前方表面を定義し、前方と背面表面に電気接触を形成。これらを接続する電気導体要素を形成し、ダイを配置してICを接続し、接着剤で覆う。

重要度の理由統合インターポーザ, TSV, ダイスタック

US12405434B2 ★☆☆ 全文

Embedding a photonic integrated circuit in a semiconductor package for high bandwidth memory and compute

CELESTIAL AI INC 2025-09-02 Interposer/Pkg

主担当: Litho Litho

何の発明か光子統合回路を半導体パッケージに埋め込む方法

課題AI計算の需要が増大し、メモリとインターコネクト帯域幅による性能制限が生じている。

解決手段光子統合回路（PIC）を半導体ダイ上に配置し、光学信号を伝送するための透明な中間層を形成することで、低遅延かつ高速なデータ転送を実現。

新規性従来は光学ポートがパッケージング中に被覆されていたが、本発明ではその部分を露出させることで光学信号の伝送を可能にした。

クレーム範囲光子統合回路（PIC）と電子統合回路（EIC）を含むパッケージにおいて、PICの一部を被覆材料で覆い、その部分から光学ポートを露出させ、透明な中間層を充填することで、光学信号の伝送を実現する。

重要度の理由光子統合回路, 光学信号, 被覆材料

US12142570B2 ★☆☆ 全文

Composite bridge die-to-die interconnects for integrated-circuit packages

INTEL CORP 2024-11-12 Interposer/Pkg

主担当: Metal Metal

何の発明か複数ダイ間の接続構造を提案

課題多チップパッケージでの電力供給問題（インダクタンスループ、インピーダンスピーク）

解決手段ダイ側に配置されたコンポジットブリッジダイ間接続と、モールディング層内の無作為デバイスを用いた電力供給ネットワークの改善

新規性従来はダイ間直接接続。本発明ではモールディング層内にコンデンサ配置。

クレーム範囲[原文] 1. A semiconductor device, comprising: a first die and a second die; an interconnect bridge coupled between the first die and the second die; a passive device located laterally between the first die and the second die, the passive device coupled to the interconnect bridge; and an insulator material

重要度の理由インダクタンスループ、インピーダンスピーク

US11322481B2 ★☆☆ 全文

Hybrid bonding technology for stacking integrated circuits

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-05-03 Interposer/Pkg

主担当: Metal Metal

何の発明か3D ICの堆積構造と堆積方法

課題最小特徴サイズの縮小が困難となったため、2D ICを3Dに堆積する技術が必要。

解決手段異なるICダイを複数層に堆積し、各層間でTSVと傾斜した導体を使用して接合。

新規性従来は直接接触または間隔を設けて堆積。本発明ではTSVと傾斜した導体を使用して堆積する。

クレーム範囲[原文] 1. A three-dimensional (3D) integrated circuit (IC) comprising: a first IC die comprising a first substrate and a first interconnect structure over the first substrate; a second IC die comprising a second substrate and a second interconnect structure over the second substrate, wherein the second IC

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場

US11521932B2 ★☆☆ 全文

Composite bridge die-to-die interconnects for integrated-circuit packages

INTEL CORP 2022-12-06 Interposer/Pkg

主担当: Metal Metal

何の発明か複数のICダイを積層したパッケージに、橋接ダイ間接互換線と有効な電源供給ネットワークを組み込む方法

課題ICチップ間の高密度接続により生じる電力供給問題（不適切なインダクタンスループやインピーダンスピークプロファイル）

解決手段橋接ダイ間接互換線と有効な電源供給ネットワークを組み込むことで、近接位置にある有効装置により電力供給問題を解消する。

新規性従来はダイ側に直接有効装置を配置せず、マolding層内に配置。本発明では橋接ダイ間接互換線と組み合わせることでダイ間の近接位置に有効装置を配置する。

クレーム範囲複数のICダイと橋接ダイ間接互換線、そしてその間に配置された有効装置とマolding層からなるICパッケージ

重要度の理由インダクタンスループ、インピーダンスピークプロファイル

US12468597B2 ★☆☆ 全文

Valid signal for latency sensitive die-to-die (D2D) interconnects

INTEL CORP 2025-11-11 Interposer/Pkg

主担当: 設計設計

何の発明かダイ間同期信号を使用したダイ-to-ダイインタコンネクト

課題ダイ間同期信号を用いることで、遅延感受的なダイ間インタコンネクトにおけるデータ送受信精度と速度を向上させる。

解決手段8UIデータシグナルと同時に有効シグナルを伝送することで、データの位置をフレーミングし、無駄なクロックゲイティングを行う。

新規性従来は同期信号なしでデータ送受信。本発明では有効シグナルを使用してデータ位置を識別し、クロックゲイティングを実現。

クレーム範囲[原文] 1. A die for use in a multi-die package, wherein the die comprises: physical layer (PHY) electrical circuitry to transmit data over a die-to-die (D2D) interconnect link, wherein the interconnect link includes a sideband and a mainband, and wherein the mainband includes a differential clock lane, a v

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US11094633B2 ★☆☆ 全文

Bridge die design for high bandwidth memory interface

INTEL CORP 2021-08-17 Interposer/Pkg

主担当: 設計設計

何の発明かEMIBによる高帯域幅メモリインターフェース設計

課題多チップパッケージ化における低損失、低 Crosstalk、低消費電力の I/O リンク実現

解決手段適切なバUMP間隔と長さを持つ電気絶縁パスを用いることで、高帯域幅メモリデバイスとの間で低損失かつ低 Crosstalk の I/O リンクを実現。

新規性従来は異なる信号チャネル間の間隔が適切に設定されていなかった。本発明では、電気絶縁パスの長さと間隔を最適化することで、信号間 Crosstalk を低減し、パフォーマンスと消費電力を向上。

クレーム範囲EMIBは複数の接地層と信号層で構成され、各信号層には等しい長さを持つ電気絶縁パスが配置されており、これらの間隔を最適化することでクロストークを低減し、パフォーマンスと消費電力を向上。

重要度の理由EMIB, high-bandwidth memory, low loss, low crosstalk

US12113051B2 ★☆☆ 全文

Die to die interface circuit

TAIWAN SEMICONDUCTOR MFG CO LTD 2024-10-08 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か複数ダイを積層した統合回路

課題ICの小型化により、異なるダイ間での信号伝送が難しくなっている。

解決手段異なる3つのダイにそれぞれインターフェース回路を設け、ダイ間で信号を伝送しつつ電気的隔離を行う。

新規性従来はダイ間の直接的な接触が必要だったが、本発明では各ダイ間に金属レールを通じて信号を伝送し、相互の電気的負荷との隔離を実現する。

クレーム範囲[原文] 1. An integrated circuit comprising: a first die including a first interface circuit; a second die disposed above and operatively coupled to the first die, and including a second interface circuit; and a third die disposed below and operatively coupled to the first die, and including a third interfa

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US11410972B2 ★☆☆ 全文

Hybrid bonding technology for stacking integrated circuits

TAIWAN SEMICONDUCTOR MFG CO LTD 2022-08-09 Interposer/Pkg

主担当: Metal Metal

何の発明か3D ICの製造方法

課題最小特徴サイズの縮小が難しくなったため、2D ICを3Dに積層する技術が必要となった。

解決手段異なるICダイを複数回重ねて積層し、各ダイ間でTSVとコンダクティブフィーチャーを使用して接続することで3D ICを製造する。

新規性従来は単一のダイ間での接合のみ。本発明では複数回の積層と接合を行うことで、より高度な3D ICを実現した。

クレーム範囲[原文] 1. A method for manufacturing a three-dimensional (3D) integrated circuit (IC), comprising: forming a first IC die comprising a first substrate and a first interconnect structure over the first substrate and a second IC die comprising a second substrate and a second interconnect structure over the s

US11798914B2 ★☆☆ 全文

Methods and structures for die-to-die bonding

YANGTZE MEMORY TECH CO LTD 2023-10-24 Interposer/Pkg

主担当: Bonding Bonding

何の発明かダイ間接合方法と構造

課題平面メモリセルの微細化により生じるプロセス技術や製造工程の難しさとコスト増加。

解決手段3Dメモリアーキテクチャを用いることで、平面メモリセルの密度制限を克服し、垂直方向にウェーフまたはダイを積層して接続する。

新規性従来は平面プロセスと製造技術を使用していたが、本発明では3Dメモリアーキテクチャと垂直接合（TSVsやCu—Cu接続）を使用することで、単一デバイスとしての性能向上を実現。

クレーム範囲[原文] 1. A method for bonding, comprising: dicing one or more device wafers to obtain a plurality of dies; placing at least one first die of the plurality of dies onto a first carrier wafer and at least one second die of the plurality of dies onto a second carrier wafer, the at least one first die and the

US11515273B2 ★☆☆ 全文

Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

SANDISK TECHNOLOGIES LLC 2022-11-29 Interposer/Pkg

主担当: Metal Metal

何の発明か2つの半導体ダイを接合する構造とその形成方法

課題従来の3次元メモリデバイスでは、垂直NANDストリングの各セルに1ビットしか配置できない問題がある。

解決手段異なるプロキシマルポリマー層とディスタンシャルポリマー層を使用して、接合パッドを保護し、接着性を向上させている。また、2つの互溶性ポリマーのブレンドを使用して接合パッドを包囲している。

新規性従来は単一のプロキシマルポリマー層のみを使用していたが、本発明では異なるプロキシマルとディスタンシャルポリマー層を使用することで、接着性と耐食性を向上させている。また、2つの互溶性ポリマーのブレンドを使用することで、接合パッド間の空隙を埋めることができる。

クレーム範囲異なるプロキシマルポリマー層とディスタンシャルポリマー層を使用した半導体ダイの接合構造とその形成方法。また、2つの互溶性ポリマーのブレンドを使用した接合パッド間の空隙埋め構造も保護対象。

US11923327B2 ★☆☆ 全文

Silicon photonic interposer with two metal redistribution layers

ROCKLEY PHOTONICS LTD 2024-03-05 Interposer/Pkg

主担当: Metal Metal

何の発明かSi基板上にRDLとUBMキャプチャパッドを形成する方法

課題光子ICと電子ICを組み合わせたパッケージにおいて、光子ICが電気信号ルーティングを行う必要がある。

解決手段Si基板上にRDLとUBMキャプチャパッドを形成し、これらは異なる金属層で構成されている。

新規性従来は単一の金属層のみを使用していたが、本発明では二重の金属再分布層を使用することでより柔軟な設計が可能になった。

クレーム範囲Si基板上に形成されたRDLとUBMキャプチャパッドを含む半導体集積回路の製造方法。

重要度の理由二重の金属再分布層

US11183477B2 ★☆☆ 全文

Mixed hybrid bonding structures and methods of forming the same

INTEL CORP 2021-11-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か混合ハイブリッド接合構造とその形成方法

課題微小な形式要因を持つモバイル製品向けに、導体間のピッチスケーリングと熱膨張係数の不一致による信頼性問題を解決する。

解決手段複合有機ダイレキ層と無機充填材からなる基板接合層と、その中に配置された導体基板接合構造と、ダイ接合層と、その中に配置された導体ダイ接合構造との間の直接的な接触により、信頼性問題を解決する。

新規性従来は有機材料と無機充填材からなる複合層を使用し、導体間の直接的接触を実現。これにより、熱膨張係数の不一致による信頼性問題を軽減する。

クレーム範囲基板接合層とダイ接合層との間に直接的な接触を持つ微小電子構造を保護する。

重要度の理由pitch scaling, CTE mismatch

US11862595B2 ★☆☆ 全文

Packaging method for fan-out wafer-level packaging structure

SJ SEMICONDUCTOR JIANGYIN CORP 2024-01-02 Interposer/Pkg

主担当: Litho Litho

何の発明かファンアウトワafferレベルパッケージ構造用のパッケージング方法

課題従来のWLP技術では、チップ間の接続が困難であり、製造工程も複雑である。

解決手段複数のチップを redistribution 層により接続し、チップ間の互換性を向上させ、製造効率を高める。

新規性従来は単一の redistribution 層を使用。本発明では複数の sublayers を使用し、より精密な接続を実現。

クレーム範囲ファンアウトワafferレベルパッケージ構造用のパッケージング方法は、複数のチップを redistribution 層により接続し、互換性と製造効率を向上させる。

重要度の理由fan-out wafer-level packaging, 再配線層（RDL）

US11758732B2 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2023-09-12 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの堆積構造と製造方法

課題平面型メモリセルの特徴サイズが限界に近づくと、プロセス技術や製造手法が困難になりコストも高くなる。

解決手段3D NANDメモリデバイスでは、交替層堆積構造とバリア構造を用いて垂直方向に配線を配置し、平面型メモリセルの密度制限を克服する。

新規性従来は平面型メモリセルを使用していたが、本発明では3D交替層堆積構造とバリア構造を用いることで垂直方向に配線を配置し、平面型メモリセルの密度制限を突破する。

クレーム範囲[原文] 1. A three-dimensional (3D) NAND memory device, comprising: a stack on a substrate, the stack comprising: a first region including a first stack comprising first and second dielectric layers arranged alternately in a vertical direction; and a second region including a second stack comprising conduct

US11211314B2 ★☆☆ 全文

Interposer for electrically connecting stacked integrated circuit device packages

INTEL CORP 2021-12-28 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か積層ICパッケージ間の電気的接続用インターポーザ

課題積層されたICパッケージ間の電気的接続に難しさがある。

解決手段開口部を持つ2枚目の基板と、その開口部に部分的に伸入する導電構造を有するインターポーザを使用。

新規性従来は通過模注配線孔を形成するためのレーザプロセスを使用していたが、本発明では複数の導電要素を被覆材料で包み込むことで実現。

クレーム範囲1つの独立特許請求の範囲は、第1基板と第2基板間に積層されたICデバイス間の電気的接続のために、開口部を持つ第2基板に部分的に伸入する導電構造を有するインターポーザを含む積層IC構造。

US11545443B2 ★☆☆ 全文

Method for forming hybrid-bonding structure

TAIWAN SEMICONDUCTOR MFG CO LTD 2023-01-03 Interposer/Pkg

主担当: Bonding BondingMetal

何の発明か3Dパッケージング構造の形成方法

課題3DICsの製造において、ダイ間の接続線の短縮と同時に、複数のダイを堆積するための技術的な難しさ。

解決手段ダイ上部に導電構造を形成し、その上に絶縁層を形成して部分的に除去することで、開口部と導電線を形成すること。これによりダイ間の接続が可能となる。

新規性従来はダイ上の絶縁層を完全に除去する必要があったが、本発明では部分的に除去することで、ダイ間の接続構造を効率的に形成できる。

クレーム範囲導電構造を形成し、その上に絶縁層を形成して部分的に除去することで開口部と導電線を形成する方法。これにより複数のダイ間の接続が可能となる。

重要度の理由partial removal of 誘電体層, forming conductive line

US11189600B2 ★☆☆ 全文

Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding

SAMSUNG ELECTRONICS CO LTD 2021-11-30 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か3D半導体デバイスの製造方法

解決手段二層の sacrificial stack を形成し、各ワッfers 上で特定のパターンのプロテインを形成して自立位置合わせを行い、その後プロテインパターンと第一 sacrificial 層の除去を行う。

新規性従来は手動での位置合わせが必要だったが、本発明ではプロテインパターンによる自立位置合わせにより精度を向上させた。

クレーム範囲[原文] 1. A method of manufacturing a three-dimensional semiconductor device, the method comprising: forming a bi-layer sacrificial stack on each of a top wafer and a bottom wafer each comprising a plurality of interconnects in a dielectric substrate, the bi-layer sacrificial stack comprising a first sacri

重要度の理由self-aligning, sacrificial stack

US10943622B2 ★☆☆ 全文

High bandwidth memory having plural channels

MICRON TECHNOLOGY INC 2021-03-09 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か高帯域幅メモリ装置の構造

課題従来のHBMでは、同一チャンネルへの集中アクセスにより電力消費が偏る可能性がある。

解決手段各メモリチップは複数のチャンネルに分割され、それぞれのチャンネルには偽チャンネルが設けられ、各偽チャンネルには複数のメモリバンクが配置される。これにより、同一メモリチップ内の電力消費を分散させることができる。

新規性従来は単一のメモリチップ内にアクセス制御を行っていたが、本発明では異なるメモリチップ間で偽チャンネルとメモリバンクを共有することで、電力消費の分散化を実現している。

クレーム範囲複数のメモリチップがコントロールチップに積層され、各メモリチップは複数のチャンネルに分割される。さらに、各チャンネルには偽チャンネルが設けられ、それぞれの偽チャンネルには複数のメモリバンクが配置される。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US12137568B2 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2024-11-05 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの堆積構造と製造方法

課題平面型メモリセルの特徴サイズが限界に近づくと、プロセス技術や製造手法が困難になりコストも高くなる。

解決手段3D NANDメモリデバイスでは、交替層積構造を用いて垂直方向に堆積し、バリア構造で分離することで、平面型メモリセルの密度制限を克服する。

新規性従来は平面型メモリセルを使用していたが、本発明では3D構造を採用し、垂直方向に堆積した交替層とバリア構造で分離することで、より高い密度を実現している。

クレーム範囲[原文] 1. A memory device, comprising: a substrate; a staircase region comprising a first stack and a second stack, wherein: the first stack is disposed on the substrate and comprises first and second dielectric layers arranged alternately in a vertical direction; and the second stack is disposed on the su

US11855044B2 ★☆☆ 全文

Semiconductor package utilizing a hybrid bonding process and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2023-12-26 Interposer/Pkg

主担当: Bonding Bonding

何の発明かセミコンダクターパッケージとその製造方法

解決手段中央部が高くなる構造を持つ第1半導体チップに第2半導体チップを配置し、接合viaと直接接触する接合ピンを有する第2半導体チップを接合viaの上端に配置することで、信頼性を向上させたパッケージを作成する。

新規性従来は平坦な表面で接合viaを設置。本発明では中央部が高くなる構造を持つ第1半導体チップを使用し、その上に第2半導体チップを配置することで信頼性を向上させた。

クレーム範囲第1半導体チップと第2半導体チップの接合viaと直接接触する接合ピンを持つ構造を保護している。

重要度の理由中央部が高くなる構造、接合via、接合ピン

US11527547B2 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2022-12-13 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの3D構造と製造方法

課題平面型メモリセルの微細化により生じるプロセス技術の限界とコスト上昇

解決手段交替層スタックとバリア構造を用いた3D NANDメモリデバイスの製造。異なる領域間で垂直方向に配列された THROUGH ARRAY CONTACTS を通じた信号伝達により、平面型メモリセルの密度制限を克服。

新規性従来は平面型メモリセルを使用していたが、本発明では3D交替層スタックとバリア構造を用いることで、より高い密度を実現した。

クレーム範囲[原文] 1. A three-dimensional (3D) NAND memory device, comprising: an alternating layer stack disposed on a first substrate, the alternating layer stack comprising: a first region including an alternating dielectric stack comprising a plurality of dielectric layer pairs, and a second region including an al

重要度の理由alternating_層_stack, through_array_contacts, barrier_構造

US12224261B2 ★☆☆ 全文

Mixed hybrid bonding structures and methods of forming the same

INTEL CORP 2025-02-11 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か複合デバイス間接合構造とその形成方法

課題コンダクティブな接続構造間のピッチスケーリングが製造プロセスで困難になること、特に有機基板と接続材料のCTE不一致や溶接微凸部による制約

解決手段複合デバイス間直接接触を用いた接続構造により、ピッチスケーリングとCTE不一致による信頼性問題を克服

新規性従来は有機材料と無機材料の組み合わせを使用せず、溶接微凸部の配置が難しい大規模なダイでも直接接触を可能に

クレーム範囲複合デバイス間直接接触構造を持つ半導体パッケージで、有機デバイス層と無機材料を含む複合デバイス層、およびその中に配置されたコンダクティブな基板接続構造とダイ接続構造

重要度の理由CTE mismatch, pitch scaling

US12499019B2 ★☆☆ 全文

Retimers to extend a die-to-die interconnect

INTEL CORP 2025-12-16 Interposer/Pkg

主担当: 熱処理熱処理

何の発明かデバイス間通信用リタイマー装置と方法

課題小型化されたデバイスでは、複数の物理プロセッサダイ間の効率的な通信が必要だが、異なる通信技術を使用するための接続が難しくなっている。

解決手段異なる通信技術を用いる2つのリタイマー間でデータ転送を行うことで、複数のプロセッサダイ間の通信を可能にしている。

新規性従来は同一通信技術を使用する接続が主流だった。本発明では異なる通信技術を使用することで、より柔軟な接続が可能となった。

クレーム範囲[原文] 1. An apparatus comprising: a retimer comprising: a first port comprising circuitry to support a first communication technology, wherein the first port is to couple to a die over a first interconnect, the first interconnect comprises a defined set of lanes and utilizes the first communication techno

重要度の理由retimer, interconnect, communication technology

US11791272B2 ★☆☆ 全文

Integrated circuits (ICs) with multi-row columnar die interconnects and IC packages including high density die-to-die (D2D) interconnects

QUALCOMM INC 2023-10-17 Interposer/Pkg

主担当: 設計設計

何の発明かICパッケージにおける多行柱状ダイ接続構造の開示

課題電子デバイスの小型化と高性能化を両立するため、ダイ間の高密度インターコネクトが必要だが、ダイの複雑さが増すと製造収益率が低下しコストが上昇する。

解決手段多行柱状ダイ接続構造を使用して、ダイ間インターコネクトを密集させ、ダイの面積と複雑さを減らし、製造収益率を向上させる。

新規性従来は単一のダイ内に高度な機能を詰め込むか、またはダイ間インターコネクトを使用して複数のダイを統合する。本発明では多行柱状ダイ接続構造により、ダイ間インターコネクト密度を向上させ、より高い集積度と性能を実現。

クレーム範囲[原文] 1. An integrated circuit (IC) package, comprising: a package substrate comprising first contacts and second contacts; a first IC; and a second IC; wherein: each of the first IC and the second IC further comprises: a first die interconnect column cluster, comprising: a plurality of first die intercon

重要度の理由多行柱状ダイ接続構造, 高密度インターコネクト

US10930621B2 ★☆☆ 全文

Die stacking for multi-tier 3D integration

ADVANCED MICRO DEVICES INC 2021-02-23 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か積層ダイ製造方法

課題従来の積層ダイでは、TDV reveale工程が必要で、堆積体間のギャップが問題となる。

解決手段TDV revealeはワafferレベルで行い、堆積体間のギャップ形成を必要としない。

新規性従来はTDV revealeは再構成工程が必要だったが、本発明では常にワafferレベルでrevealeを行うことができる。

クレーム範囲複数のダイを積層し、各ダイ間のTDV revealeを行った後、ダイを分離して積層体を作り出す方法。

重要度の理由die_stacking, TSV

US12588557B2 ★☆☆ 全文

Multichip packages with 3D integration

NXP USA INC 2026-03-24 Interposer/Pkg

主担当: 設計設計

何の発明か多チップパッケージの製造方法

課題電子デバイスを保護し、複数のデバイスを一つのパッケージに収納して省スペース化や性能向上を図る。

解決手段電気接点を持つ第一コンポーネントと第二コンポーネントを積層し、 Redistribution Layers (RDL) を形成して互いに接続する。

新規性従来は単一のコンポーネントのみをパッケージ化。本発明では異なる厚さを持つ第二コンポーネントも収納可能。

クレーム範囲[原文] 1. A method of fabricating a multi-component electronic device package, the method comprising: receiving a first component having a first component thickness bonded to a carrier substrate via electrical contact pads, the first component having a lower surface provided with the electrical contact pad

重要度の理由多チップパッケージ, 再配線層（RDL）s, 複数のコンポーネント

US12272656B2 ★☆☆ 全文

Heterogeneous nested interposer package for IC chips

INTEL CORP 2025-04-08 Interposer/Pkg

主担当: 設計設計

何の発明か異種積層インターポーザーパッケージの製造方法

課題多チップ統合アーキテクチャによりパフォーマンス向上と小型化が可能だが、現在のアーキテクチャは使用ケースに適さない大きな外形寸法を生む。

解決手段橋接構造と配線層を使用して異なるプロセスノードで製造されたダイを統合し、パッシブコンポーネントとの電気的接続も実現。

新規性従来は単一のモールドレイヤー内で橋接構造と配線層を使用。本発明では複数のネストされたコンポーネントを含む下充填材料レイヤーを使用し、より柔軟な積層構造を実現。

クレーム範囲橋接構造と配線層を使用して異なるプロセスノードで製造された2つのダイを電気的に接続するパッケージ。さらに、下充填材料レイヤー内に複数のネストされたコンポーネントを配置し、より複雑な積層構造を実現。

重要度の理由bridge, mold 層, アンダーフィル材料層, nested component

US12392974B2 ★☆☆ 全文

Embedding a photonic integrated circuit in a semiconductor package for high bandwidth memory and compute

CELESTIAL AI INC 2025-08-19 Interposer/Pkg

主担当: Litho Litho

何の発明か光子統合回路を半導体パッケージに埋め込む方法

課題AI計算の需要が増大し、メモリとインターコネクト帯域幅の制約により処理性能が限られている問題。

解決手段光子統合回路（PIC）と電子統合回路（EIC）を埋め込み、光学信号を通じた高速低遅延なデータ転送を実現。

新規性従来は半導体ダイに有効部分と無効部分を配置し、光学信号の伝搬を可能にする。本発明では、光学信号が透過するための透明-mediumを埋め込み cavity を形成している。

クレーム範囲半導体ダイ上に配置された光子統合回路（PIC）と電子統合回路（EIC）を含むパッケージ。PICは有効部分と無効部分を持ち、光学信号の伝搬が可能な光学伝送媒体を持つ。

重要度の理由光子統合回路、電子統合回路、光学信号伝搬

US11257560B2 ★☆☆ 全文

Test architecture for die to die interconnect for three dimensional integrated circuits

INTEL CORP 2022-02-22 Interposer/Pkg

主担当: 設計設計

何の発明か3D積層ICのダイ間接続をテストする回路

課題3D積層ICのダイ間接続の性能検証が困難である。

解決手段LFSRとMISRを使用した高速テスト技術を用いることで、ダイ間接続の正常動作を確認できる。

新規性従来は標準的な境界スキャンアプローチを使用していたが、本発明では機能フロップを再利用して境界スキャンの挙動を模倣する。

クレーム範囲[原文] 1. A die-to-die repeater circuit comprising: a transmit circuit in a die, the transmit circuit coupled to a micro bump of a die-to-die interconnect, the transmit circuit including at least one flip flop to function as a part of a linear feedback shift register (LFSR) to transmit a value across the d

重要度の理由背景技術, 解決手段, 独立クレーム

US11348833B2 ★☆☆ 全文

IR assisted fan-out wafer level packaging using silicon handler

IBM 2022-05-31 Interposer/Pkg

主担当: Metal Metal

何の発明かSi handler waferを使用したfan-out WLPの製造方法

課題扇出型ワイヤーレベルパッケージングにおいて、シアンハンドラウェファを除去するための効率的な方法が必要。

解決手段IR放射線を使用してリリース層を除去し、シアンハンドラウェファをファンアウトWLPから取り除く。

新規性従来は手作業や化学溶媒で除去する必要があったが、本発明ではIR放射線を使用して効率的に除去できる。

クレーム範囲[原文] 1. A structure comprising: a silicon handler wafer having a first surface and a second surface opposite the first surface; an antireflective coating located directly on one of the first and second surfaces of the silicon handler wafer; a release layer located above the first surface of the silicon h

重要度の理由fan-out wafer level packaging, infrared radiation, silicon handler wafer

US12205908B2 ★☆☆ 全文

Die to die high-speed communication without discrete amplifiers between a mixer and transmission line

INTEL CORP 2025-01-21 Interposer/Pkg

主担当: 設計設計

何の発明かミキサーと伝送線を直接接続した無増幅型高速通信回路

課題半導体パッケージ内のダイ間の帯域密度を向上させるための低消費電力かつ小型化されたインターフェース構造を提供する。

解決手段ミキサーと伝送線を直接接続し、増幅器を使用せずに高速信号を伝送することで、消費電力を削減し、ダイサイズを縮小して帯域効率を向上させる。

新規性従来は増幅器が必要だったが、本発明では無増幅型のミキサーと伝送線を使用する。

クレーム範囲[原文] 1. An apparatus comprising: a first die having a first mixer with a first input, a second input, and an output, wherein the first input of the first mixer receives an intermediary frequency (IF) signal and the second input of the first mixer receives a local oscillator (LO) signal, and wherein the o

重要度の理由帯域密度、消費電力、ダイサイズ

US12362306B2 ★☆☆ 全文

Clock-gating in die-to-die (D2D) interconnects

INTEL CORP 2025-07-15 Interposer/Pkg

主担当: 設計設計

何の発明かダイ間クロックゲイティングのための物理層回路

課題多チップパッケージにおいて、ダイ間インタコンネクトリンクのクロックゲイティングを適切に行うことで低エラー率を達成する。

解決手段インタコンネクトリンクが終端されているか否かに基づき、データレーンの状態を高抵抗状態に設定または保持することでクロックゲイティングを行う。

新規性従来はクロックゲイティングイベント中でもデータレーンの状態を維持する必要があったが、本発明では終端されているリンクと非終端リンクに対応した異なる操作を行う。

クレーム範囲[原文] 1. A die for use on a multi-die package, wherein the die comprises: physical layer (PHY) electrical circuitry to transmit data over a terminated die-to-die (D2D) interconnect link, wherein the interconnect link includes a sideband and a mainband, and wherein the mainband includes a differential cloc

重要度の理由多チップパッケージ、クロックゲイティング

US11348859B2 ★☆☆ 全文

Thermoelectric cooler (TEC) for spot cooling of 2.5D/3D IC packages

GOOGLE LLC 2022-05-31 Interposer/Pkg

主担当: 設計設計

何の発明か熱電冷却素子を使用した2.5D/3D ICパッケージの冷却方法

課題2.5D/3Dパッケージ技術により小型化が図られる一方で、高熱発生部品と低熱発生部品を効果的に冷やすことが難しくなる。

解決手段冷却板と熱電冷却素子を使用して、低熱発生部品に近い場所に特定の冷却区域を作り、高熱発生部品との重複を避けることで効率的な冷却を行う。

新規性従来は全体的に均一な冷却を行っていたが、本発明では特定の低熱発生部品に集中して冷却区域を作り、高熱発生部品との重複を避けることで効率化した。

クレーム範囲[原文] 1. A method comprising: controlling a temperature during normal operation in an integrated component package that includes a package lid covering a plurality of lower-power components located adjacent to a high-power component and the high-power component generates a higher amount of heat relative t

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用

US12412871B2 ★☆☆ 全文

Semiconductor package utilizing a hybrid bonding process and method of manufacturing the same

SAMSUNG ELECTRONICS CO LTD 2025-09-09 Interposer/Pkg

主担当: Bonding Bonding

何の発明か半導体パッケージの製造方法

解決手段上部に突出した周縁領域と bonding 領域を形成し、より大きな面積を持つ第2半導体チップを hybrid-bonding してオーバーハングを作り出す。

新規性従来は単純な接合を使用していたが、本発明ではハイブリッド接合を使用し、オーバーハングを形成することでより効率的なチップスタックを実現した。

クレーム範囲[原文] 1. A method of manufacturing a semiconductor package, the method comprising: forming upwardly protruding peripheral regions on an upper surface of a wafer, the wafer including a plurality of first semiconductor chips; forming bonding regions on the upper surface of the wafer by forming a groove at t

重要度の理由半導体チップスタック, hybrid-bonding

US12002747B2 ★☆☆ 全文

Integrated bridge for die-to-die interconnects

INTEL CORP 2024-06-04 Interposer/Pkg

主担当: 設計設計

何の発明か橋接部を用いたダイ間接続構造

課題中央に位置するダイ下部に埋め込まれたコンポーネントにより、電源線が遮断される問題

解決手段橋接部を使用してダイ間の接続を行い、中央ダイへの電源地線ネットワークを遮断せずに保持し、パッケージ内のリファレンス平面上の不連続性を軽減する。

新規性従来はダイ間直接接続で電源地線ネットワークが遮断される問題があった。本発明では橋接部を使用してこの問題を解決し、パッケージ内のリファレンス平面上の不連続性を軽減する。

クレーム範囲[原文] 1. An apparatus, comprising: a semiconductor package substrate; first and second semiconductor dies on a first side of the semiconductor package substrate; and a bridge interconnect between the first side and a second side of the semiconductor package substrate, the second side opposite the first si

重要度の理由semiconductor package, bridge interconnect, power-ground network

US11393780B2 ★☆☆ 全文

Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

SANDISK TECHNOLOGIES LLC 2022-07-19 Interposer/Pkg

主担当: Metal Metal

何の発明か半導体ダイの接合構造とその形成方法

課題3Dメモリデバイスにおける垂直NANDストリングの一つのビットセル設計上の問題を解決すること。

解決手段異なる2つのダイが接合される際に、第一ダイの端子部は第一ポリマー層と第一ポリマー毛で包まれており、第二ダイの端子部も同様に第二ポリマー層で包まれている。これらの構造により、接合面での界面反応を抑制し、信頼性を向上させること。

新規性従来は単純な金属間接合を使用していたが、本発明では端子部にポリマー毛を配置することで、界面反応を防ぐことが可能となった。

クレーム範囲[原文] 1. A bonded assembly, comprising: a first semiconductor die comprising a first substrate, first semiconductor devices, and first bonding pads that are electrically connected to a respective node of the first semiconductor devices and laterally surrounded by a first pad-level dielectric layer, wherei

US10923491B2 ★☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2021-02-16 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの3D構造と製造方法

課題平面型メモリセルの微細化により生じる密度制限とそれに伴う製造技術の難しさとコスト増加。

解決手段交替層スタックと導体/ダイレクトスタックを使用し、垂直方向に貫通する配線構造を形成することで3D NANDメモリデバイスの密度制限を克服。さらに、アレイインターコネクション層と周辺回路間の接合により電気的な連接を実現。

新規性従来は平面型構造を使用していたが、本発明では交替層スタックと導体/ダイレクトスタックを使用し、垂直方向に貫通する配線構造を形成することで3D化を達成。また、アレイインターコネクション層と周辺回路間の接合により電気的な連接を実現。

クレーム範囲3D NANDメモリデバイスは交替層スタックと導体/ダイレクトスタックを使用し、垂直方向に貫通する配線構造を形成。さらにアレイインターコネクション層と周辺回路間の接合により電気的な連接を実現。

US20260025977A1 ☆☆☆ 全文

アクティブパターンを有する半導体デバイス

Samsung 2026-01-22 Other

主担当: 設計設計

何の発明かアクティブパターンを有する半導体デバイスの構造提供

課題高集積度化に伴う微細なパターン実装が困難であること。

解決手段ビットラインと第1ゲート構造、第2ゲート構造間に配置されたアクティブパターンと、その上部に接触するコンタクトパターンを用いること。

新規性従来は単一のゲート構造のみ。本発明では複数のゲート構造が存在し、それら間で活性パターンが配置される。

クレーム範囲半導体装置において、ビットライン構造と第一ゲート構造（第一ゲート電極を含む）および第二ゲート構造（両者が第一方向に延びる）が設けられている。

重要度の理由背景技術・解決手段・独立クレームから

US20260002253A1 ☆☆☆ 全文

酸化物薄膜の製造方法

Samsung 2026-01-01 Other

主担当: 設計設計

何の発明か酸化物薄膜をマイクロ波を使用して製造する方法

解決手段非晶質酸化物層をマイクロ波で加熱し、異なる圧力で冷却することで結晶構造を形成。

新規性従来は常温下で非晶質酸化物層を作成し、その後に結晶化処理を行う。本発明では、マイクロ波を使用して非晶質酸化物層の温度を上昇させ、異なる圧力で冷却することで結晶構造を形成。

クレーム範囲基板上に非晶質相を持つ非晶質酸化膜層を形成し、マイクロウェーブを使用して第1圧力で該酸化膜層の温度を昇温し、結晶化する製造方法。

US20250169078A1 ☆☆☆ 全文

高密度メモリアプリケーション向けピラーコンデンサ構造

Kepler Computing 2025-05-22 Ferroelectric

主担当: 設計設計

何の発明かピラーコンデンサ構造を用いたメモリビットセルの形成

課題従来のメモリは低密度、高消費電力であり、特に低消費電力とコンパクトなデバイス向けに不適切。

解決手段U字型の第一電極と非線形極化材料を含む第二電極を使用したピラーコンデンサにより、高い密度と低い消費電力を実現。

新規性従来は平面または非平面トランジスタと1T-1C構造。本発明ではU字型の第一電極と非線形極化材料を含む第二電極を使用したピラーコンデンサを導入。

クレーム範囲半導体装置において、第一レベルに配置された電極構造とその高さ、およびその上に設けられた柱状コンデンサとその構造（初めに第1種の絶縁体を含む）。

US20260025971A1 ☆☆☆ 全文

高度な3Dメモリセルとアレイのアーキテクチャとプロセス

Neo Semiconductor 2026-01-22 Other

主担当: 熱処理熱処理

何の発明か3Dメモリセルとアレイの形成方法

課題DRAM用のコスト効率的な3D配列構造が実現されていない。

解決手段交替層を有するスタックを作成し、その中で穴を開け、第2材料の一部を取り除き凹部を作る。その後、第3材料で凹部を充填し、ドーパントを第1材料に拡散させる。

新規性従来は第2材料から第1材料へのドーパント拡散を行うが、本発明では第3材料がハードマスクとして機能する。

クレーム範囲スタックの交替層を形成し、その中で穴を開け、第2材料の一部を取り除き凹部を作る。その後、第3材料で凹部を充填し、ドーパントを第1材料に拡散させる。

US12640199B1 ☆☆☆ 要約

多値ビットセルへの書き込みのための振幅変調

Kepler Computing 2026-05-26 Other

主担当: 設計設計

何の発明か多値ビットセルへの書き込み方法

解決手段ワードラインをノーマル電圧以上に昇圧し、位相ごとに異なる状態をコンデンサに書き込む。

新規性従来は一様なビット線の電圧変調で書き込み。本発明では位相制御によるアムプル修正により多値状態を記憶。

クレーム範囲ワードラインとビットライン、プレートラインを用いた多値ビットセルへの書き込み方法を保護。

US20250254886A1 ☆☆☆ 全文

3次元トポグラフィー構造を有する強誘電体メモリデバイス

TetraMem 2025-08-07 Ferroelectric

主担当: 設計設計

何の発明か3次元トポグラフィー構造を有する強誘電体メモリデバイスを作成する。

課題従来の非揮発性記憶装置では、高密度化や高速化が難しかった。

解決手段3次元トポグラフィー構造と導電性材料を含む接続パッド上に形成された第1電極を使用し、その上に強誘電体層と第2電極を配置することで、高密度化と高速化が可能となった。

新規性従来は平面構造のメモリデバイス。本発明では3次元トポグラフィー構造を使用し、導電性材料を含む接続パッド上に第1電極を形成することで、高密度化と高速化が実現した。

クレーム範囲3D構造上の表面に形成された第1電極とフェロelectric層を有する半導体メモリ装置。

重要度の理由BACKGROUND, SUMMARY, 独立クレームに登場する語句を使用。

US20240389348A1 ☆☆☆ 全文

半導体デバイス

Samsung 2024-11-21 Ferroelectric

主担当: 設計設計

何の発明か半導体装置における改善された電気特性と信頼性を提供するキャパシタ構造

課題半導体デバイスの高度な集積化に伴う、有限エリアでの十分な容量を持つコンデンサの実現。

解決手段欠陥防止層を下部電極と上部電極間に配置し、強誘電体層を含む誘電体層を用いることで、キャパシタの性能を向上させている。

新規性従来は単純な誘電体層の使用。本発明では欠陥防止層と強誘電体層を使用することで、信頼性と容量を改善している。

クレーム範囲半導体装置は、下電極と上電極間に缺陷防止層を設けた capacitor structure を含み、この構造には下電極、dielectric layer、上電極が配置されているものである。

重要度の理由半导体装置、キャパシタ構造、欠陥防止層、強誘電体層

US20240213349A1 ☆☆☆ 全文

強誘電体を含む電子デバイスおよび該電子デバイスを含む電子機器

Samsung 2024-06-27 Ferroelectric

主担当: 熱処理熱処理

何の発明か強誘電体を含む電子デバイスとその電子機器

解決手段導電性材料層、強誘電体層（第1酸化物層と第2酸化物層）、および電極層からなる電子デバイス。強誘電体層は、ハフニウムと第2成分を含む第2酸化物層が第1酸化物層の厚さの2倍以上の厚さを持つ。

新規性従来は単一の酸化物を使用していた。本発明では、第1酸化物層と第2酸化物層を組み合わせることで、強誘電体効果を改善した電子デバイスを作成できる。

クレーム範囲電子デバイスには、導電層、フェロエレクトリックまたはアンチフェロエレクトリック性を持つフェロエレクトリック層を覆うもので構成される導電材料層、およびフェロエレクトリック層を覆う Electrode 層が含まれる。ここで、フェロエレクトリック層は第1の酸化物層からなる。

US20240032307A1 ☆☆☆ 全文

メモリセルおよび電極の特性を変更する方法

FMC (Ferroelectric Memory GmbH) 2024-01-25 Ferroelectric

主担当: 設計設計

何の発明かメモリセルの電極を変更する方法

課題従来のメモリセルでは、自発分極材料を使用してデータを非揮発的に記憶するが、電極の特性を変更する手段が不足していた。

解決手段電極に半導体機能層を設け、その特性（構造、力学的、電子的）を電場により変更することで、メモリセルの性能を向上させる。

新規性従来は単純な金属電極を使用。本発明では半導体機能層を電極に設け、その特性を電場で制御する。

クレーム範囲記憶セルには、第1電極、第2電極、およびこれら間に配置された spontaneously polarizable材料を含む記憶要素が含まれる。第1電極、第2電極、および記憶要素によって形成されるmemo構造が含まれる。

重要度の理由自発分極材料、電極、メモリセル

US20260142080A1 ☆☆☆ 要約

強磁性コンデンサ

National Institute Of Advanced Industria 2026-05-21 Ferroelectric

主担当: 設計設計

何の発明か強磁性コンデンサの構造を説明

解決手段上部電極または下部電極に、特定の金属元素を含む導電性酸化物と第2酸化物の複合金属酸化物電極を使用することで、抗電界の増加および書き換え抵抗の劣化を抑制する。

新規性従来は単一の導電性酸化物を使用していたが、本発明ではその酸化物に第2酸化物を添加して複合金属酸化物電極を作成している。

クレーム範囲強磁性コンデンサには、上部電極と下部電極があり、これら間に配置された強誘電体層が含まれる。少なくとも1つの電極は、特定の金属元素を含む導電性酸化物に第2酸化物を添加して形成された複合金属酸化物電極で構成される。

US12635145B1 ☆☆☆ 要約

メモリおよびロジック向け非線形極性材料ベースのコンデンサの製造

Kepler Computing 2026-05-19 Ferroelectric

主担当: Dryエッチ Dryエッチ成膜Litho

何の発明か非線形極性材料ベースのコンデンサの製造方法

解決手段多層構造を形成し、プラズマエッチングプロセスを利用して各層をパターン化してコンデンサを作成する。

新規性従来は一般的な材料を使用していたが、本発明では非Pb基の材料を使用することで低角度の斜面を実現している。

クレーム範囲半導体製造方法において、 capacitor(device)を形成する手順を含む方法。

US20230068904A1 ☆☆☆ 全文

強誘電体薄膜構造を含む電子デバイス

Samsung 2023-03-02 Ferroelectric

主担当: Metal Metal熱処理

何の発明か電子デバイスの構造を説明する

課題電子装置の小型化に伴うフェロ電体結晶粒の分散による特性非一様性問題

解決手段ゲート電極とチャネル間に、第1のフェロ電体層、結晶化バリア層、第2のフェロ電体層を配置し、第1のフェロ電体層の結晶粒サイズが第2のフェロ電体層よりも小さくなるようにすることで特性非一様性を改善する。

新規性従来は均一な結晶粒サイズのフェロ電体を使用。本発明では、異なる結晶粒サイズを持つ2つのフェロ電体層を使用して性能ばらつきを低減する。

クレーム範囲半導体を含む電子機器において、その構造は、ソースとドRAINとを有し、それらの間にチャネルがある基板、この基板上方に配置されチャネルに向かって配列されたゲート電極、さらにこのゲテ電極とチャネルとの第1方向における距離に位置するフェロエレクトリック薄膜構造を含む。

重要度の理由非一様性、フェロ電体、結晶粒サイズ

US12628652B2 ☆☆☆ 要約

スタックダイ用の支持密封層構造

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か積層ダイ製品の支持密封層構造を提供する。

解決手段2つの集積回路ダイ間の接合界面に層状構造を形成し、シーラント材料と接合層を含む。

新規性従来はダイ間の直接接触または単純なシーラント使用。本発明では、層状構造を用いることで横方向応力を低減し、反りを防止する。

US12642142B2 ☆☆☆ 要約

複数の第1半導体ダイと複数の第2半導体ダイを接合して Semiconductor 構造を形成する方法

TSMC Interposer/Pkg

主担当: 設計設計

何の発明か複数の第1半導体ダイと第2半導体ダイを接合してSemiconductor構造を作成する方法。

解決手段第1半導体ダイは第3基板に接合され、第1ギャップは第2誘電体材料で充填される。その後、第2半導体ダイは第1半導体ダイに接合され、各第1半導体ダイは対応する第2半導体ダイと電気的に接続される。

新規性従来は単一の基板上に半導体ダイを配置するが、本発明では複数の半導体ダイを異なる基板から形成し、これらを接合してSemiconductor構造を作成する。

KR20210089568A ☆☆☆ 要約

Techniques to couple high bandwidth memory device on silicon substrate and package substrate

INTEL CORP 2021-07-16 Interposer/Pkg

主担当: 設計設計

何の発明かSi_interposerとHBM装置を接続する方法

解決手段Si_interposerとHBM装置を接続し、高帯域幅メモリデバイスをシリコンサブストラートとパッケージサブストラートに接続する方法。

新規性従来はSi_interposerとHBM装置の直接接続が難しかった。本発明では特定の構造を使用して容易に接続できる。

クレーム範囲[原文] 25. Apparatus comprising means for performing the methods of any one of claims 19-24.

KR20230031151A ☆☆☆ 要約

Semiconductor device and method of integrating rf antenna interposer with semiconductor package

STATS CHIPPAC PTE LTD 2023-03-07 Interposer/Pkg

主担当: 設計設計

何の発明かRFアンテナインターポーザを積層した半導体パッケージの製造方法

解決手段基板の一方の表面に第1電気部品、他方の表面に第2電気部品を配置することで、RFアンテナインターポーザと半導体パッケージの統合を実現。

新規性従来はRFアンテナインターポーザと半導体パッケージを別々に製造し、後から組み合わせていたが、本発明では両者を同時に積層することで一体化を達成。

クレーム範囲[原文] 1. The semiconductor device according to claim 10, further comprising a first electrical component disposed over the first surface of the substrate. 제 11항에 있어서, 기판의 제 1 표면 반대편에 있는 기판의 제2 표면 위에 배치된 제2 전기 부품을 더 포함하는 것을 특징으로 하는 반도체 장치.

KR20250154930A ☆☆☆ 要約

Semiconductor device and method of making an ets or chiplet with double-sided bridge die

JCET STATS CHIPPAC KOREA LTD 2025-10-29 Interposer/Pkg

主担当: 設計設計

何の発明か橋接ダイを用いたチップレット製造方法

解決手段橋接ダイには3つの接触パッドと1つの導電性トラックが配置され、2つの接触パッド間で導電性トラックが延びる。また、別の半導体ダイはこの橋接ダイを平行に接続される。

新規性従来は単一表面のみを使用していたが、本発明では橋接ダイの両面に接触パッドと導電性トラックを配置する。

クレーム範囲[原文] 1. 제11항에 있어서, 브리지 다이는 브리지 다이의 제1 표면상의 제3 접촉 패드; 제1 접촉 패드에서 제3 접촉 패드까지 연장되는 브리지 다이의 제1 표면 상의 제1 전도성 트레이스; 브리지 다이의 제2 표면상의 제4 접촉 패드; 및 제2 접촉 패드에서 제4 접촉 패드까지 연장되는 브리지 다이의 제2 표면상의 제2 전도성 트레이스를 포함하는 반도체 디바이스. In the 11th paragraph, the bridge die A third contact pad on the first surface of the bridge die

KR20230055969A ☆☆☆ 要約

Semiconductor device and method of forming rdl hybrid interposer substrat

STATS CHIPPAC PTE LTD 2023-04-26 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスとrdlハイブリッドインターポーザ基板形成方法

解決手段半導体デバイスは、第2基板上に形成された再分配層、該再分配層上に配置された1つの電気コンポーネント、および該1つの電気コンポーネント上に配置されたカバーを含む。

新規性従来は単一の電気コンポーネントのみを配置する。本発明では、再分配層とカバーを追加することで複数の機能を実現。

クレーム範囲半導体デバイスは、第2基板上に形成された再分配層、該再分配層上に配置された1つの電気コンポーネント、および該1つの電気コンポーネント上に配置されたカバーを含む。

JP2024028937A ☆☆☆ 要約

Memory system combining high density low bandwidth memory and low density high bandwidth memory

APPLE INC 2024-03-05 Other

主担当: 設計設計

何の発明か集積回路とDRAMの組み合わせによるメモリシステム

解決手段異なる種類のDRAMを複数の集積回路に搭載し、低密度・低帯域幅メモリと高密度・高帯域幅メモリを統合したシステムを実現。

新規性従来は単一タイプのDRAMを使用。本発明では異なる種類のDRAMを複数使用し、効率的なメモリシステムを構築。

クレーム範囲[原文] 2. The second integrated circuit comprises physical layer circuitry that includes the first type of DRAM and the second type of DRAM and is configured to communicate for the memory. system. 前記第１のタイプの複数のＤＲＡＭを含む複数の前記第１の集積回路を更に備える、請求項１に記載のシステム。

KR20220107975A ☆☆☆ 要約

Fully molded bridge interposer and method of making the same

DECA TECH USA INC 2022-08-02 Interposer/Pkg

主担当: 設計設計

何の発明か半導体デバイスの小型化

解決手段5倍小さな半導体デバイスを実現。

新規性従来は一般的なサイズの半導体デバイスを使用していたが、本発明ではそのサイズを大幅に縮小した。

クレーム範囲[原文] 1. 5배 작은, 반도체 디바이스.

US20220310540A1 ☆☆☆ 全文

Silicon photonic interposer with two metal redistribution layers

ROCKLEY PHOTONICS LTD 2022-09-29 Interposer/Pkg

主担当: Metal Metal

何の発明かSi基板上に2層のRDLを形成した光子インターポーザ

課題光子ICと電子ICを組み合わせたパッケージにおいて、光子ICによる電気信号ルーティングと接合部メタル化捕捉が必要。

解決手段Si基板上に1層目の導体トレースと2層目の導体トレースを形成し、両者間でビアを使用して接続。さらに、接合部メタル化捕捉パッドも設置。

新規性従来は単一のRDLを使用していたが、本発明では2層のRDLを使用することでより柔軟な設計が可能となった。

クレーム範囲[原文] 1. A silicon integrated circuit, comprising: a first conductive trace, on a top surface of the silicon integrated circuit; a dielectric layer, on the first conductive trace; and a second conductive trace, on the dielectric layer, connected to the first conductive trace through a first via.

重要度の理由背景技術・解決手段・独立クレームに登場する語句を使用

US20240387336A1 ☆☆☆ 全文

Digitalized interconnect redistribution enabled chiplet packaging

APPLIED MATERIALS INC 2024-11-21 Interposer/Pkg

主担当: Litho Litho

何の発明かチップレットを用いたマルチチップモジュールの製造方法

解決手段チップレットを模塑して位置と向きをマッピングし、パターン化されたビアを使用してインタコンニュートラスブロックと接合する。

新規性従来は個々のチップの位置と向きを手動で確認していたが、本発明では模塑したチップセット内の各チップに配置されたアライメントマークを使用して自動的にマッピングを行う。

クレーム範囲[原文] 1. A method of forming a multichip module, comprising: molding a set of chips in a medium to secure each chip relative to each other chip; mapping a position and orientation of the chips within the molded set of chips based on alignment marks disposed on each chip within the molded set of chips; for

US20250112207A1 ☆☆☆ 全文

Multi-die chiplet-based application specific integrated circuit

BLOCK INC 2025-04-03 Interposer/Pkg

主担当: 熱処理熱処理

何の発明か複数のハッシュダイと制御ダイを含む ASIC を開発する。

解決手段異なるノードサイズを使用して、制御ダイがより大きなノードサイズで動作し、ハッシュダイはより小さなノードサイズで動作することで、効率的な冷却と高速な計算処理を実現。

新規性従来の ASIC では同一ノードサイズで全てのダイが動作していたが、本発明では制御ダイとハッシュダイに異なるノードサイズを使用することで、効率性を向上させた。

クレーム範囲複数のハッシュダイと制御ダイを含む ASIC を保護対象とする。

US20250024683A1 ☆☆☆ 全文

Hybrid bonding contact structure of three-dimensional memory device

YANGTZE MEMORY TECH CO LTD 2025-01-16 Interposer/Pkg

主担当: 設計設計

何の発明か3D NANDメモリデバイスの構造と製造方法

課題平面型メモリセルの微細化により生じるプロセス技術の限界とコスト上昇

解決手段交替層スタックとバリア構造を使用し、3D NANDメモリデバイスを形成する。特定領域に導体層を埋め込み、垂直方向の配線接触を形成。

新規性従来は平面型メモリセルの微細化によりプロセス技術が限界に達していたが、本発明では交替層スタックとバリア構造を使用し、3D構造を実現する。

クレーム範囲[原文] 1. A method for forming a memory device, comprising forming an alternating dielectric stack on a substrate, wherein the alternating dielectric stack comprises a dielectric layer pair, and the dielectric layer pair comprises a first dielectric layer and a second dielectric layer different from the fi

重要度の理由背景技術・概要・独立クレームに登場する語句を使用

KR102550873B1 ☆☆☆ 要約

Interposer for a package-on-package structure

2023-07-03 Interposer/Pkg

主担当: 設計設計

何の発明か低部基板と2つのダイを電気的に接続するための光学デバイス用インタポージャー

解決手段第1ダイと第2ダイを電気的に接続するために、インタポージャーに形成されたビアが低部基板と電気的に接続され、またこの構造は光学デバイス用のモールドを含む。

新規性従来は単純なインタポージャーのみ。本発明では光学デバイス用のモールドが導入される。

クレーム範囲[原文] 1. The method of claim 20, wherein the mold comprises an opto-dielectric mold. 제 20 항에 있어서, 상기 하나 이상의 비아들은 상기 저부 인터포저에 전기적으로 커플링되고, 상기 저부 인터포저는 상기 제 1 다이에 및 상기 제 2 다이에 전기적으로 커플링되는, 비-일시적인 컴퓨터 판독가능 저장 매체.

US11282778B2 ☆☆☆ 全文

Interposer between a conductive substrate and plurality of semiconductor components

ADVANCED SEMICONDUCTOR ENG 2022-03-22 Interposer/Pkg

主担当: 設計設計

何の発明か redistribution structureとconductive substrateを介したsemiconductor device packageの構築

解決手段 redistribution structureとconductive substrate間にcontactsとfirst encapsulantを使用し、電子部品をstackingする。

新規性従来は単純な接合構造。本発明では Redistribution structureとconductive substrateの間にcontactsとfirst encapsulantを配置することで、より高度な接続と保護が可能となった。

クレーム範囲[原文] 1. An electronic device package, comprising: a redistribution structure with a first surface and a second surface opposite to the first surface; a conductive substrate stacked on the first surface of the redistribution structure and having a first surface facing the first surface of the redistributi

重要度の理由背景技術なし

US11824018B2 ☆☆☆ 全文

Heterogeneous nested interposer package for IC chips

INTEL CORP 2023-11-21 Interposer/Pkg

主担当: 設計設計

何の発明か異種チップを複数層に配置したインタポーザーパッケージ

課題多チップ統合アーキテクチャは、異なるプロセスノードで製造されたダイを単一電子パッケージ内に実装するが、これにより大きなフォームファクターが生じ、一部の用途には適さない。

解決手段橋と配線層を使用して異種チップ間の電気的接続を行い、配線層とダイ間にリディストーションレイヤーを配置することで小型化を実現。

新規性従来は単一のダイ間のみで電気的に接続されていたが、本発明では橋と配線層を使用して異なるダイ間での電気的接続を可能にした。

クレーム範囲独立特許請求の範囲1は、橋と配線層を用いた複数ダイ間の電気的接続構造を保護している。

重要度の理由多チップ統合、異種チップ、橋、配線層